數(shù)電課程設(shè)計(jì)

1、 數(shù)字邏輯課程設(shè)計(jì) 學(xué)號(hào)：2012059090008 姓名：韓杰 4位二進(jìn)制全加/全減器1 任務(wù)和要求：（1） 設(shè)計(jì)內(nèi)容： 使用74LS83構(gòu)成4位二進(jìn)制全加/全減器。（2） 設(shè)計(jì)要求： .列出真值表； .畫出邏輯圖； .用Verilog HDL進(jìn)行仿真；2 設(shè)計(jì)思路：.全加器的實(shí)現(xiàn)（1）全加器是可以實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)和低位進(jìn)位相加的器件，和一般加法器不同之處就在于考慮了低位進(jìn)位。（2）四位加法器的實(shí)現(xiàn)：.先實(shí)現(xiàn)一位二進(jìn)制的全加，然后通過級(jí)聯(lián)，設(shè)計(jì)出四位二進(jìn)制的全加器，但是這樣的全加器由于后一級(jí)的和依賴于前一級(jí)的進(jìn)位，所以器件的速度比較慢，效率低；.直接實(shí)現(xiàn)四位二進(jìn)制的全加，每一位的和只與該位的

2、加數(shù)和被加數(shù)有關(guān)，這樣就會(huì)大大提高器件的速度和效率。（2）74LS83是一個(gè)超前進(jìn)位的四位加法器：（如下圖）由于74LS83具有超前進(jìn)位的功能，所以可以直接用來做四位全加器，并且比一般的全加器速度要快、效率要高。部分真值表為：A4A3A2A1B4B3B2B1CiD4D3D2D1Co000000000000000000000010001000010001000100000100011001100010001000100000100010101010001100110011000011001110111001110111111110.全減器的實(shí)現(xiàn)：（1） 全減器是兩個(gè)二進(jìn)制的數(shù)進(jìn)行減法運(yùn)算時(shí)使用的

3、一種運(yùn)算單元。最簡單的全減器是采用本位結(jié)果和借位來顯示，二進(jìn)制中是借一當(dāng)二，所以可以使用兩個(gè)輸出變量的高低電平變化來實(shí)現(xiàn)減法運(yùn)算。（2）74LS83運(yùn)算減法，即“被減數(shù)-減數(shù)=差”，所以可以通過和的形式來實(shí)現(xiàn)，即“被減數(shù)+（減數(shù)相反數(shù)）=差”，只要通過減數(shù)構(gòu)造出減數(shù)的相反數(shù)即可。減法器部分真值表為：A4A3A2A1B4B3B2B1D4D3D2D1000000000000000100010000001000010001001100010010001100100001010000000100001000100000三設(shè)計(jì)方案：（1）由于用一片74LS83來實(shí)現(xiàn)全加器和全減器，所以可以增加一個(gè)控制輸

4、入，來控制選擇功能。當(dāng)控制輸入為1時(shí)，電路實(shí)現(xiàn)全減器的功能；控制輸入為0時(shí)，電路實(shí)現(xiàn)全加器的功能。（2）關(guān)于全減器實(shí)現(xiàn)的問題，可以用A4A3A2A1+(-B4B3B2B1)，而相反數(shù)可以用補(bǔ)碼的形式來實(shí)現(xiàn)，即。當(dāng)控制輸入為1時(shí)，電路實(shí)現(xiàn)全減功能，所以，1可以通過Control+Ci來實(shí)現(xiàn)；并且B端輸入可以通過ControlBi來實(shí)現(xiàn)，這樣，當(dāng)Control=1時(shí)，B端輸入就是。所以，設(shè)計(jì)的電路圖為：四Verilog HDL代碼：（1）一位全加器的Verilog代碼：module fa1(a,b,ci,s,co );input a,b,ci;output s,co;reg s,co;reg g,

5、p;always ( a or b or ci )begins = (a b) ci;g=a&b;p=a|b;co=p&(g|ci);endendmodule（2） 四位全加器的Verilog代碼：module fa4(a,b,c0,s,c4 );input4:1 a,b;input c0;output4:1 s;output c4;wire3:1 c;fa1 u0(a1,b1,c0,s1,c1);fa1 u1(a2,b2,c1,s2,c2);fa1 u2(a3,b3,c2,s3,c3);fa1 u3(a4,b4,c3,s4,c4);endmodule（3） 綜合Verilog

6、代碼（即74LS83）：module fafs(A,B,Control,C0,S,C4);input4:1 A,B;input C0,Control;output4:1 S;output C4;wire Ci;assign Ci=C0|Control;assign D1=B1Control;assign D2=B2Control;assign D2=B3Control;assign D2=B4Control;fa4 top(A,D,Ci,S,C4);endmodule（4） 測試用Verilog代碼（testbeach）：timescale 1ns/1nsmodule fulladd_top;

7、 reg4:1 A,B,S; reg Control,C0; initial begin A1=0; A2=0; A3=0; A4=0; B1=0; B2=0; B3=0; B4=0; Control=0; C0=0; end always #20 A=A;always #40 B=B; fafs day1( .A(A), .B(B), .Control(Control), .C0(C0）， .S(S), .C4(C4) );endmodule 5 仿真結(jié)果：（1） 當(dāng)輸入Control=0時(shí)，對設(shè)計(jì)電路做時(shí)序仿真：（2） 當(dāng)輸入Control=1時(shí)，對設(shè)計(jì)電路做時(shí)序仿真：六結(jié)果分析：（1）輸

8、入Control=1時(shí)，設(shè)計(jì)電路的仿真結(jié)果和全加器的真值表基本一樣，只是時(shí)序仿真會(huì)存在延遲現(xiàn)象，是在設(shè)計(jì)所允許的范圍內(nèi)的，所以，Control=1時(shí)，設(shè)計(jì)的電路可以實(shí)現(xiàn)全加器功能。（2）輸入Control=0時(shí)，設(shè)計(jì)的電路可以實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)的減法功能。但是由于時(shí)序仿真存在一定的延遲，所以會(huì)在仿真圖中看到毛刺。七總結(jié)：通過四位二進(jìn)制全加器/全減器的實(shí)現(xiàn)，了解了74LS83的基本功能和內(nèi)部邏輯圖，并且對全加器和全減器有了更好的了解。通過VerilogHDL語言的編譯和仿真，掌握了初步的VerilogHDL的編寫，拓展了知識(shí)。八參考文獻(xiàn)：Digital Design Principles an

9、d Practices（Fourth Edition) John F.Wakerly 高等教育出版社 基于moore狀態(tài)機(jī)的10101序列檢測器的設(shè)計(jì)1 任務(wù)和要求：（1）設(shè)計(jì)內(nèi)容：設(shè)計(jì)一個(gè)moore狀態(tài)機(jī)來檢測序列“10101”，當(dāng)輸入序列中出現(xiàn)“10101”時(shí)，狀態(tài)機(jī)輸出1，允許使用重疊位，即：前一個(gè)“10101”最后一位1可以作為后一個(gè)“10101”序列的起始位。（2） 設(shè)計(jì)要求： .給出系統(tǒng)的設(shè)計(jì)思路，設(shè)計(jì)各層次的verilog文件。 .利用modelsim等軟件對設(shè)計(jì)進(jìn)行編譯、調(diào)試。 .通過功能仿真、時(shí)序仿真進(jìn)行功能測試。2 設(shè)計(jì)思路：（1） 狀態(tài)機(jī)的設(shè)計(jì)流程為：狀態(tài)圖狀態(tài)輸出表轉(zhuǎn)移

10、輸出表轉(zhuǎn)移方程和輸出方程激勵(lì)方程和輸出方程設(shè)計(jì)電路圖。設(shè)計(jì)的總體框圖為：（2）狀態(tài)圖：（設(shè)初始狀態(tài)為S0）S1:得到1; S2:得到10； S3:得到101；S4:得到1010； S5:得到10101；該序列檢測器為輸入可重疊的moore機(jī)，所以，給出的狀態(tài)圖為：（3） 狀態(tài)輸出表： S XZ01 S0S0S10 S1S2S10 S2S0S30 S3S4S10 S4S0S50 S5S2S11 S6無關(guān)狀態(tài)無關(guān)狀態(tài)0 S7無關(guān)狀態(tài)無關(guān)狀態(tài)0 S*（4） 轉(zhuǎn)移輸出表：Q2Q1Q0 XZ010000000010001010001001000001100111000010100000101010101

11、00011110dddddd0111dddddd0 Q2*Q1*Q0*（5） 卡諾圖得到轉(zhuǎn)移方程和輸出方程：Q2*: 所以： Q2*=Q2Q0X+Q1Q0XQ1*: 所以： Q1*=Q1Q0X+Q1Q0XQ0*:所以：Q0*=XZ=Q2Q1Q0（6） 激勵(lì)方程和輸出方程：D2=Q2Q0X+Q1Q0X D1=Q1Q0X+Q1Q0X D0=XZ=Q2Q1Q0（7） 驗(yàn)證是否自啟動(dòng)：狀態(tài)用三位二進(jìn)制編碼，有8個(gè)狀態(tài)，其中6個(gè)為有效狀態(tài)，2個(gè)為無效狀態(tài)。Q2Q1Q0=110、111時(shí)，狀態(tài)無效，此時(shí)，通過轉(zhuǎn)移方程可以得到無效狀態(tài)的轉(zhuǎn)換為：所以，可以看出，當(dāng)電路處于兩個(gè)無效狀態(tài)時(shí)，電路經(jīng)過有限個(gè)觸發(fā)，可

12、以回到設(shè)定的有效狀態(tài)，所以，該設(shè)計(jì)電路滿足自啟動(dòng)。3 設(shè)計(jì)方案：（1） 綜上所述，最后得到的激勵(lì)方程為：D2=Q2Q0X+Q1Q0X 、D1=Q1Q0X+Q1Q0X 、D0=X；輸出方程為：Z=Q2Q1Q0。Q2/Q1/Q0狀態(tài)可以用D觸發(fā)器來產(chǎn)生。（2） 在MAXPLUX中設(shè)計(jì)電路圖如下：四Verilog HDL代碼：（1） 狀態(tài)表的Verilog代碼：module State(CLOCK,X,Z); input CLOCK,X; output Z; reg Z; reg 2:0 Qreg,Qnext; parameter 2:0 Q0=3'b000, Q1=3'b001,

13、Q2=3'b010, Q3=3'b011, Q4=3'b100, Q5=3'b101;always (posedge CLOCK) Qreg<=Qnext;always (X,Qreg)begin case(Qreg) Q0:if(X=0)Qnext=Q0; else Qnext=Q1; Q1:if(X=0)Qnext=Q2; else Qnext=Q1; Q2:if(X=0)Qnext=Q0; else Qnext=Q3; Q3:if(X=0)Qnext=Q4; else Qnext=Q1; Q4:if(X=0)Qnext=Q0; else Qnext=

14、Q5; Q5:if(X=0)Qnext=Q2; else Qnext=Q1; default Qnext=Q0; endcaseendalways (Qreg) case(Qreg) Q0,Q1,Q2,Q3,Q4:Z=0; Q5： Z=1; default Z=0; endcaseendmodule（2） 測試用Verilog代碼（testbeach）：timescale 1ns/1nsmodule State_top; reg CLOCK; reg X; initial begin CLOCK=0; X=1; end always #20 CLOCK=CLOCK;always #40 X=X; State day1( .CLOCK(CLOCK), .X(X), .Z(Z) );endmodule 4 仿真結(jié)果：輸入X為010101010的周期序列，Modelsim的仿真結(jié)果為：其中第一行為Clock觸發(fā)信號(hào)，第二行為輸入X信號(hào)，第三行為輸出Z信號(hào)。5 結(jié)果分析：輸入的X為01的周期序列，從仿真結(jié)果中可以看出：Clock的上升沿觸發(fā)，使得電路依次采集到10101010的信號(hào)，電路第一次采集到10101信號(hào)時(shí)，輸出Z為1；由于第一個(gè)“10101”中最后一位1成為了第二個(gè)的起始位，所以第二次采集了10101時(shí)，Z輸出為1。