本科生-計算機組成原理題庫-期末試卷(18)及答案

1、 本科生期末試卷十八一、 選擇題（每小題1分，共10分）1 下列數(shù)中最小的數(shù)是_。A.（100101）2 B.（50）8 C.（100010）BCD D.（625）162 _表示法主要用于表示浮點數(shù)中的階碼。A.原碼 B.補碼 C.反碼 D.移碼3 X補=1.X1X2X3X4，當滿足_時，X > -1/2成立。A.X1=1，X2X4至少有一個為1 B.X1=1，X2X4任意C.X1=0，X2X4至少有一個為1 D.X1=0，X2X4任意4 主存儲器是計算機系統(tǒng)中的記憶設備，它主要用來_。A.存放數(shù)據(jù) B.存放程序 C.存放微程序 D.存放數(shù)據(jù)和程序5 以下四種類型指令中，執(zhí)行時間最長的是

2、_。A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令6 單地址指令為了完成兩個數(shù)的算術運算，除地址指明的一個操作數(shù)外，另一個操作數(shù)常采用_尋址方式。A.堆棧 B.立即 C.隱含 D.間接7 在以下描述的流水CPU基本概念中，正確的表述是_。A.流水CPU是以空間并行性為原理構造的處理器B.流水CPU一定是RISC機器C.流水CPU一定是多媒體CPUD.流水CPU是以時間并行性為原理構造的處理器8 在以下描述PCI總線的基本概念中，正確的表述是_。A.PCI總線是一個與處理器無關的高速外圍總線B.PCI總線的基本傳輸機制是猝發(fā)式傳送C.PCI設備一定是主設備D.系統(tǒng)中只允許有一條

3、PCI總線9 下述I/O控制方式中，_主要由程序實現(xiàn)。A.PPU方式 B.中斷方式 C.DMA方式 D.通道方式10. 串行I/O標準接口IEEE1394的高速特性適合于新型高速硬盤和多媒體數(shù)據(jù)傳送它的數(shù)據(jù)傳送率可以是-。A.100兆位/秒 B.200兆位/秒 C.400兆位/秒 D.300兆位/秒二、 填空題（每小題3分，共15分）1 Cache是一種A_存儲器，是為了解決CPU和B_之間C_上不匹配而采用的一項重要硬件技術。2當今的CPU芯片除了包括定點運算器、操作控制器外，還包括A_、B_運算器和C_管理部件。3按照總線仲裁電路的A_不同，總線仲裁有B_仲裁和C_仲裁兩種方式。4DMA和

4、CPU分時使用內存的三種方式是：A_，B_，C_。5中斷處理需要有中斷A_，中斷B_產生，中斷C_等硬件支持。三、（9分）設機器字長16位，定點表示，尾數(shù)15位，數(shù)符1位，問：（1）定點原碼整數(shù)表示時，最大正數(shù)是多少？最小負數(shù)是多少？（2）定點原碼小數(shù)表示時，最大正數(shù)是多少？最小負數(shù)是多少？四、（9分）某加法器進位鏈信號為C4、C3、C2、C1 ，最低位來的進位信號為C0.請分別按下述兩種方式寫出C4、C3、C2、C1的邏輯表達式，（1）串行進位方式 （2）并行進位方式五、（10分）某機器中，已知配有一個地址空間為(00001FFF)16的ROM區(qū)域，現(xiàn)在用一個SRAM芯片（8K×8

5、位）形成一個16K×16位的ROM區(qū)域，起始地址為（2000）16 。假設SRAM芯片有CS和WE控制端，CPU地址總線A15A0 ，數(shù)據(jù)總線為D15D0 ，控制信號為R / W（讀 / 寫），MREQ（當存儲器讀或寫時，該信號指示地址總線上的地址是有效的）。要求：（1） 滿足已知條件的存儲器，畫出地址譯碼方案。（2） 畫出ROM與RAM同CPU連接圖。六、（9分）在流水CPU中，將一條指令從取指到執(zhí)行結束的任務分割為一系列子任務，并使各子任務在流水線的各個過程段并發(fā)地執(zhí)行，從而使流水CPU具有更強大的數(shù)據(jù)吞吐能力。請用時空圖法證明這個結論的正確性。七、（9分）畫出PCI總線結構框圖

6、，并說明“橋”的功能。 圖B18.1十、（10分）圖B18.2是分布式仲裁器的邏輯結構圖，試分析其工作原理。競爭W7CN7CNiCN0設備競爭號設備競爭號CN7 接其他設備AB7ABiAB0仲裁總線WiW0 圖B18.2 本科生期末試卷十八答案一、 選擇題1B 2D 3A 4D 5C 6C 7D 8A,B 9B 10A ,B, C 二、 填空題1A高速緩沖 B主存 C速度2 ACache B浮點 C存儲3 A位置 B集中式 C分布式4 A停止CPU訪問內存 B 周期挪用 CDMA和CPU交替訪內5A優(yōu)先級仲裁 B向量 C控制邏輯 ；三、解： 定點原碼整數(shù)表示0 111 111 111 111

7、111最大正數(shù) 數(shù)值 = （215 1）10 = （+32767）101 111 111 111 111 111最小負數(shù)數(shù)值 = -（215 1 ）10 = （- 32767）10定點原碼小數(shù)表示 最大正數(shù)值 = （ + 0.1111）2 = （1 2-15 ）10 最小負數(shù)值 = （ - 0.1111）2 = -（1 - 2-15 ）10四、（1）串行進位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1B1C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3B3

8、C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4B4 (2) 并行進位方式： C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中 G1G4 ，P1P4 表達式與串行進位方式相同。五、解 ：存儲器地址空間分布如圖B18.2所示，分三組，每組8K×16位。由此可得存儲器方案要點如下：（1） 組內地址 ：A12 A0 （A0為低位）；（2）

9、 組號譯碼使用2 ：4 譯碼器；（3） RAM1 ，RAM 2 各用兩片SRAM芯片位進行并聯(lián)連接，其中一片組成高8位，另一片組成低8位。（4） 用 MREQ 作為2 ：4譯碼器使能控制端，該信號低電平（有效）時，譯碼器工作。（5） CPU的R / W 信 號與SRAM的WE端連接，當R / W = 1時存儲器執(zhí)行讀操作， 當R / W = 0時，存儲器執(zhí)行寫操作。如圖B18.3 圖B18.2 CPU 圖B18.3六、解 ：假設指令周期包含四個子過程：取指令（IF）、指令譯碼（ID）、進行運算（EX）、結果寫回（WB），每個子過程稱為過程段（Si），這樣，一個流水線由一系列串連的過程段組成。如

10、圖(a)所示。在統(tǒng)一時鐘信號控制下，數(shù)據(jù)從一個過程段流向相鄰的過程段。 S1 S2 S3 S4WBEXIF ID 入 出(a)流水過程段 (c)流水CPU時空圖(b)非流水CPU時空圖 圖B18.4 圖B18.4（B）表示非流水CPU的時空圖。由于上一條指令的四個子過程全部執(zhí)行完畢后才能開始下一條指令，因此每隔4個單位時間才有一個輸出結果，即一條指令執(zhí)行結束。圖B18.4（C）表示流水CPU的時空圖。由于上一條指令與下一條指令的四個過程在時間上可以重疊執(zhí)行，因此，當流水線滿載時，每一個單位時間就可以輸出一個結果，即執(zhí)行一條指令。比較后發(fā)現(xiàn)：流水CPU在八個單位時間中執(zhí)行了5條指令，而非流水CP

11、U僅執(zhí)行了2條指令，因此流水CPU具有更強大的數(shù)據(jù)吞吐能力。七、解：PCI總線結構框圖如圖B18.5所示： 圖B18.5PCI總線有三種橋，即HOST / PCI橋（簡稱HOST橋），PCI / PCI橋，PCI / LAGACY橋。在PCI總線體系結構中，橋起著重要作用：（1） 它連接兩條總線，使總線間相互通信。（2） 橋是一個總線轉換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設備都能看到同樣的一份地址表。（3） 利用橋可以實現(xiàn)總線間的猝發(fā)式傳送。八、解：假設主存工作周期為TM，執(zhí)行一條指令的時間也設為TM 。則中斷處理過程和各時間段如圖B18.6

12、所示。當三個設備同時發(fā)出中斷請求時，依次處理設備A、B、C的時間如下： tA = 2TM + TDC + TS + TA + TR tB = 2TM + TDC + TS + TB + TRtC = 2TM + TDC + TS + TC + TR達到中斷飽和的時間為： T = tA + tB + tC 中斷極限頻率為：f = 1 / T 圖B18.6九、解：扇區(qū)總數(shù) = 60 × 60 × 75 = 270000（扇區(qū)） 模式1存放計算機程序和數(shù)據(jù)，其存儲容量為 270000 × 2048 / 1024 / 1024 = 527MB 模式2存放聲音、圖象等多媒體數(shù)據(jù)，其存儲容量為 270000 × 2336 / 1024 / 1024 = 601MB 十、解：1） 所有參與本次競爭的各主設備將其競爭號CN取反后打到AB線上，以實現(xiàn)“線或”邏輯。AB線上低電平表示至少有一個主設備的CNi為1，AB線上的高電平表示所有主設備的CNi為0；2） 競爭時CN與AB逐位比較，從最高位（b7）到最低位（b0）以一維菊花鏈方式進行。只有上一位競爭得勝者Wi+1為1