第2章 數(shù)字電路基礎(chǔ)和常用器件

1、第第2 2章章數(shù)字電路基礎(chǔ)和常用器件數(shù)字電路基礎(chǔ)和常用器件晶體二極管及其單向?qū)щ娦跃w二極管及其單向?qū)щ娦詫?dǎo)體：導(dǎo)體：雙向?qū)щ婋p向?qū)щ娊^緣體：絕緣體：不導(dǎo)電不導(dǎo)電半導(dǎo)體：半導(dǎo)體：?jiǎn)蜗驅(qū)щ?，?dāng)在一個(gè)方向上施加一定大小正電壓?jiǎn)蜗驅(qū)щ?，?dāng)在一個(gè)方向上施加一定大小正電壓（例如（例如0.7V0.7V）時(shí)，允許電流流過(guò)，即出現(xiàn)導(dǎo)體特性；而在）時(shí)，允許電流流過(guò)，即出現(xiàn)導(dǎo)體特性；而在相反的方向上施加一定大小電壓時(shí)，不產(chǎn)生電流，出現(xiàn)絕相反的方向上施加一定大小電壓時(shí)，不產(chǎn)生電流，出現(xiàn)絕緣體特性。緣體特性。半導(dǎo)體制作出的器件被稱為半導(dǎo)體制作出的器件被稱為二極管二極管。 電流 i+-晶體三極管晶體三極管三極管類似于三

2、極管類似于 2 2 個(gè)背向相連接的二極管，有個(gè)背向相連接的二極管，有 3 3 個(gè)接線端，個(gè)接線端，分別被稱為集電極、基極和發(fā)射極，其特性是：分別被稱為集電極、基極和發(fā)射極，其特性是：u 輸入電平輸入電平 = 0 V, 三級(jí)管截止，三級(jí)管截止，使輸出電平使輸出電平 4V； 即：輸入低電平即：輸入低電平-輸出高電平輸出高電平u 輸入電平輸入電平 = 0.7V+V, 三級(jí)管三級(jí)管導(dǎo)通，使輸出電平導(dǎo)通，使輸出電平 = 0V； 即：輸入高電平即：輸入高電平-輸出低電平輸出低電平右側(cè)電路實(shí)際為一個(gè)右側(cè)電路實(shí)際為一個(gè)非門非門！所需元件：電阻所需元件：電阻2個(gè)、三極管個(gè)、三極管1個(gè)個(gè)基極基極發(fā)射極發(fā)射極集電極

3、集電極+Vcc 輸出輸出輸入輸入+Vcc 再非一次，再非一次，可變?yōu)橥嗫勺優(yōu)橥郙OS管管MOSMOS管也有管也有3 3個(gè)接線端，分別是源極個(gè)接線端，分別是源極S S、柵極、柵極G G和漏極和漏極D D。MOSMOS管也經(jīng)常用作數(shù)字電路中，如電子開關(guān)。管也經(jīng)常用作數(shù)字電路中，如電子開關(guān)。源極源極漏極漏極+Vcc 輸出輸出輸入輸入NPN柵極柵極NNP類似類似PNP類似類似三極管屬于電流型控制，三極管屬于電流型控制，MOS管屬于電壓型控制，功耗更管屬于電壓型控制，功耗更小，但更貴，多用于高頻高速電路、大電流及對(duì)基極或漏小，但更貴，多用于高頻高速電路、大電流及對(duì)基極或漏極控制電流比較敏感的地方。極

4、控制電流比較敏感的地方。晶體管的應(yīng)用晶體管的應(yīng)用二極管型只讀存儲(chǔ)器二極管型只讀存儲(chǔ)器三極管型只讀存儲(chǔ)器三極管型只讀存儲(chǔ)器X1置高電平（其他行線置低），置高電平（其他行線置低），讀讀O1O4，得，得1101X2置高電平（其他行線置低），置高電平（其他行線置低），讀讀O1O4，得，得1010X1置高電平（其他行線置低），置高電平（其他行線置低），讀讀O1O4，得，得0011X2置高電平（其他行線置低），置高電平（其他行線置低），讀讀O1O4，得，得1010MOS管的應(yīng)用管的應(yīng)用應(yīng)用應(yīng)用1：CMOS反相器反相器(功耗極小功耗極小)應(yīng)用應(yīng)用2 2：一位單管動(dòng)態(tài)存儲(chǔ)電路：一位單管動(dòng)態(tài)存儲(chǔ)電路EPROME

5、PROM、EEPROMEEPROM和和FlashFlash的的工作原理都是基于工作原理都是基于MOSMOS管。管。字線高時(shí)，字線高時(shí)，T T導(dǎo)通，通過(guò)位導(dǎo)通，通過(guò)位線對(duì)它進(jìn)行讀線對(duì)它進(jìn)行讀寫（對(duì)電容寫（對(duì)電容C C充放電）充放電）三極管三極管與非門與非門 和和 或非門或非門與非門與非門：2 2路輸入都高，輸出才為低；路輸入都高，輸出才為低；（2 2個(gè)三極管串行）個(gè)三極管串行） +VCC輸出輸出輸入輸入1輸入輸入2u在輸出處加一個(gè)在輸出處加一個(gè)反向器反向器則成為則成為 與門與門 和和 或門或門 電路電路u輸入控制端也可以多于輸入控制端也可以多于2個(gè)個(gè)u元件：元件：n+1個(gè)電阻、個(gè)電阻、n個(gè)三極管

6、個(gè)三極管輸入輸入2輸入輸入1+VCC輸出輸出或非門：或非門：任何一路輸入為高，輸出都為低任何一路輸入為高，輸出都為低（2 2個(gè)三極管并行）個(gè)三極管并行） CMOS 與非門與非門 和和 或非門或非門與非門與非門2個(gè)個(gè)PMOS并聯(lián)，并聯(lián)，2個(gè)個(gè)NMOS串聯(lián)串聯(lián)u在輸出處加一個(gè)在輸出處加一個(gè)CMOS反向器反向器則成為則成為 與門與門 和和 或門或門 電路電路(P20圖圖2.17)u輸入控制端也可以多于輸入控制端也可以多于2個(gè)個(gè)u元件：元件：n個(gè)個(gè)NMOS、n個(gè)個(gè)PMOS或非門或非門2個(gè)個(gè)NMOS并聯(lián)，并聯(lián)，2個(gè)個(gè)PMOS串聯(lián)串聯(lián)邏輯運(yùn)算邏輯運(yùn)算與與數(shù)字邏輯電路數(shù)字邏輯電路 只用只用與與門、門、或或門

7、、門、非非門；可以組合出實(shí)現(xiàn)任何復(fù)雜的邏門；可以組合出實(shí)現(xiàn)任何復(fù)雜的邏輯運(yùn)算功能的電路。輯運(yùn)算功能的電路。 最基本的邏輯運(yùn)算有：最基本的邏輯運(yùn)算有：與與運(yùn)算運(yùn)算、或或運(yùn)算運(yùn)算、非非運(yùn)算運(yùn)算，正好正好可以選用可以選用與與門門、或或門門、非非門實(shí)現(xiàn)。門實(shí)現(xiàn)。 邏輯關(guān)系可以采用數(shù)學(xué)公式來(lái)表示和運(yùn)算，即布爾代數(shù)邏輯關(guān)系可以采用數(shù)學(xué)公式來(lái)表示和運(yùn)算，即布爾代數(shù)( (邏輯代數(shù)邏輯代數(shù)) )。n例如，例如，A = B A = B * * C + E C + E * * /F /F； 其中，其中， A A為輸出（運(yùn)算結(jié)果），為輸出（運(yùn)算結(jié)果）， B B 、C C、E E、F F為輸入，為輸入， * * 、+

8、+、 / / 分別代表分別代表與、或、非與、或、非運(yùn)算符；運(yùn)算符；n顯然可以用顯然可以用 與門、或門、非門與門、或門、非門來(lái)實(shí)現(xiàn)。來(lái)實(shí)現(xiàn)。邏輯功能的表示方式邏輯功能的表示方式邏輯功能可以選用邏輯功能可以選用真值表、真值表、布爾代數(shù)式布爾代數(shù)式、 卡諾圖、線路邏卡諾圖、線路邏輯圖表示。例如輯圖表示。例如與門與門的的4 4種表示形式：種表示形式：ABX000010100111真值表真值表X=AB XAB布爾代數(shù)式布爾代數(shù)式邏輯門電路邏輯門電路AB01000101卡諾圖卡諾圖真值表與布爾代數(shù)式的關(guān)系：真值表與布爾代數(shù)式的關(guān)系：1.1.用用與邏輯與邏輯寫出表中每一橫行中輸出為寫出表中每一橫行中輸出為1

9、 1的邏輯的邏輯表達(dá)式；表達(dá)式；2.2.用用或邏輯或邏輯匯總匯總表中全部輸出為表中全部輸出為1 1的邏輯；的邏輯；3.3.不必理睬為不必理睬為0 0的內(nèi)容。的內(nèi)容。一些常用邏輯門的圖形符號(hào)一些常用邏輯門的圖形符號(hào)X=AB X=A+B X=AX=AB X=A+B X=AB+C.D X=AB X=AB 基本定理和常用公式，邏輯化簡(jiǎn)基本定理和常用公式，邏輯化簡(jiǎn)A+0=A A0=0 A+A=1 AA=0A+1=1 A1=A A+A=A AA=AA+B=B+A AB=BA A=A(A+B)+C=A+(B+C) (AB) C=A(BC)A(B+C)=AB+AC A+ BC=(A+B) (A+C)A+AB=

10、A A(A+B)= AA+AB=A+B A(A+B)=ABA B = A + B A + B = A B例如：AB+AB+AB = A(B+B) +AB=A+AB = A + B = AB一位全加法器的設(shè)計(jì)過(guò)程一位全加法器的設(shè)計(jì)過(guò)程分分3步走：步走：（1）寫出真值表；）寫出真值表；（2）由真值表推導(dǎo)出對(duì)應(yīng)的邏輯表達(dá)式；）由真值表推導(dǎo)出對(duì)應(yīng)的邏輯表達(dá)式；（3）對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，便于選用基本邏輯門電路實(shí)現(xiàn)）對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，便于選用基本邏輯門電路實(shí)現(xiàn) Xn Yn Cn-1 Fn Cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0

11、 1 0 1 1 1 0 0 1 1 1 1 1 1Fn = /Xn/YnCn-1 + Xn/Yn/Cn-1+ /XnYn/Cn-1 + XnYnCn-1Cn = XnYn/Cn-1 + /XnYnCn-1 + Xn/YnCn-1 + XnYnCn-1 = XnYn/Cn-1 + /XnYnCn-1 + Xn/YnCn-1 + XnYnCn-1 + XnYnCn-1 + XnYnCn-1 = XnYn + XnCn-1 + YnCn-1 Xn、Yn與與Cn-1中，中，若有若有2個(gè)或個(gè)或2個(gè)以上值個(gè)以上值為為1，則，則Cn為為1。 Xn、Yn與與Cn-1中，若有奇數(shù)個(gè)中，若有奇數(shù)個(gè)1，則則Fn為

12、為1。一位加法器的兩種邏輯線路圖一位加法器的兩種邏輯線路圖Cn-1+FnCnXnYn.+& & &1 11 11 1Fn = /Xn/YnCn-1 + Xn/Yn/Cn-1 + /XnYn/Cn-1 + XnYnCn-1Cn = XnYn + XnCn-1 + YnCn-1異或異或異或異或FnCn-1CnXn YnFn = XnYnCn-1 Cn = XnYn Cn-1 (Xn YnYn) )非門：非門：3 3個(gè)個(gè)3 3輸入與門：輸入與門：4 4個(gè)個(gè)2 2輸入與門：輸入與門：3 3個(gè)個(gè)4 4輸入或門：輸入或門：1 1個(gè)個(gè)3 3輸入或門：輸入或門：1 1個(gè)個(gè)共計(jì)：電阻共計(jì)：電阻 ？個(gè)、三極管個(gè)、

13、三極管 ？個(gè)個(gè)常用組合邏輯器件常用組合邏輯器件 基本邏輯門基本邏輯門 三態(tài)門三態(tài)門 譯碼器和編碼器譯碼器和編碼器 多路選擇器多路選擇器與門、或門、非門。器件：與門、或門、非門。器件：6反相器反相器LS04、4-2輸入正與非門輸入正與非門LS00、4-2輸輸人正與門人正與門LS08有有3種輸出：種輸出：0/1/高阻，多用于構(gòu)成總線收高阻，多用于構(gòu)成總線收發(fā)器。器件：?jiǎn)蜗騻魉偷陌l(fā)器。器件：?jiǎn)蜗騻魉偷腖S240(反向反向)和和LS244(正向正向) 、雙向傳送的、雙向傳送的LS245譯：譯：n個(gè)輸入產(chǎn)生個(gè)輸入產(chǎn)生2n 個(gè)輸出，可用于個(gè)輸出，可用于從多個(gè)互斥信號(hào)中選一個(gè)。器件：從多個(gè)互斥信號(hào)中選一個(gè)。

14、器件：LS138(3入入8出出)，LS139(2個(gè)個(gè)2入入4出出)編：編：把把2n個(gè)輸入編碼成個(gè)輸入編碼成n個(gè)輸出，如個(gè)輸出，如用于給出優(yōu)先級(jí)編碼。器件：用于給出優(yōu)先級(jí)編碼。器件：LS148(8入入3出出)。 從多路輸入數(shù)據(jù)中選擇一路作為輸出，從多路輸入數(shù)據(jù)中選擇一路作為輸出，如從多個(gè)寄存器中選擇一個(gè)寄存器的如從多個(gè)寄存器中選擇一個(gè)寄存器的內(nèi)容送到內(nèi)容送到 ALU 的一個(gè)輸入端。的一個(gè)輸入端。 器件：器件：SN74LS257，可選擇，可選擇1A-4A或或1B-4B輸出到輸出到1Y-4Y。常用時(shí)序邏輯器件常用時(shí)序邏輯器件R-S觸發(fā)器和觸發(fā)器和D觸發(fā)器觸發(fā)器鎖存器鎖存器寄存器寄存器計(jì)數(shù)器計(jì)數(shù)器基本

15、基本R-S觸發(fā)器觸發(fā)器由由2 2個(gè)個(gè)與非門與非門（或（或或非門或非門）交叉連接而成，可存放）交叉連接而成，可存放1 1位信息。位信息。Q Q的值與存放的信息對(duì)應(yīng)，的值與存放的信息對(duì)應(yīng)，/Q/Q為反相輸出端為反相輸出端/S/S（SetSet）為置位端，）為置位端，/R(Reset/R(Reset) )為復(fù)位端。為復(fù)位端。 邏輯圖邏輯圖真值表真值表R-S觸發(fā)器應(yīng)用：觸發(fā)器應(yīng)用：?jiǎn)蚊}沖發(fā)生電路單脈沖發(fā)生電路D D鎖存器鎖存器( (電平觸發(fā)）電平觸發(fā)）把基本把基本R-SR-S觸發(fā)器的兩個(gè)輸入觸發(fā)器的兩個(gè)輸入S S和和R R變?yōu)橐粋€(gè)變?yōu)橐粋€(gè)D D的互補(bǔ)輸入，的互補(bǔ)輸入，增加控制信號(hào)增加控制信號(hào)C C控制

16、觸發(fā)器的寫入控制觸發(fā)器的寫入(CP=0(CP=0時(shí)，時(shí)，Q Q保持不變；保持不變；CP=1CP=1時(shí)，時(shí)，Q Q隨隨D D變化變化) )，成為，成為鎖存器鎖存器，可用作暫存器。，可用作暫存器。CP D1 00 11 11 00 X QQ真值表真值表QQDCP邏輯圖邏輯圖不 變2-4 時(shí)序邏輯電路及其應(yīng)用時(shí)序邏輯電路及其應(yīng)用邏輯圖邏輯圖D型觸發(fā)器型觸發(fā)器 R-S觸發(fā)器屬于電平觸發(fā)，觸發(fā)器屬于電平觸發(fā)，R和和S不能同時(shí)為低電平，且不能同時(shí)為低電平，且R、S和和D在寫在寫入期間應(yīng)保持不變，否則產(chǎn)生錯(cuò)誤。入期間應(yīng)保持不變，否則產(chǎn)生錯(cuò)誤。 D型觸發(fā)器屬于邊沿觸發(fā)。輸入型觸發(fā)器屬于邊沿觸發(fā)。輸入D在在CP

17、的正跳變沿期間被寫入觸發(fā)器，的正跳變沿期間被寫入觸發(fā)器，其它時(shí)間其它時(shí)間D不影響觸發(fā)器狀態(tài)。不影響觸發(fā)器狀態(tài)。 /SD 用于置用于置1，/RD用于清用于清0。 常用于構(gòu)建常用于構(gòu)建寄存器寄存器，移位寄存器移位寄存器，計(jì)數(shù)器計(jì)數(shù)器等。等。RD SD CP D0 1 X X0 11 0Q Q真值表真值表1 0 X X1 1 01 1 10 11 0GNDVccOE時(shí)鐘寄存器寄存器SN74LS374SN74LS374OE(Pin1)=0OE(Pin1)=0，正常輸出；，正常輸出；=1=1，輸出高阻，在時(shí)鐘正跳變接收輸入。，輸出高阻，在時(shí)鐘正跳變接收輸入。SN74LS377SN74LS377G(Pin

18、1)=0G(Pin1)=0，接受輸入；，接受輸入；=1=1，不接收，輸出不可控。不接收，輸出不可控。SN74LS273SN74LS273可清零可清零(Pin1)=0(Pin1)=0，清零；，清零；=1=1，在時(shí)，在時(shí)鐘正跳變接收輸入，輸出不可控。鐘正跳變接收輸入，輸出不可控。計(jì)數(shù)器計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器就是每位觸發(fā)器按逢二進(jìn)一的規(guī)則二進(jìn)制計(jì)數(shù)器就是每位觸發(fā)器按逢二進(jìn)一的規(guī)則實(shí)現(xiàn)計(jì)數(shù)，如實(shí)現(xiàn)計(jì)數(shù)，如SN74LS161是一個(gè)是一個(gè)4位同步計(jì)數(shù)器。位同步計(jì)數(shù)器。陣列邏輯電路陣列邏輯電路 陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列陣列邏輯電路是指邏輯元件在硅芯片上以陣列形式排列的器件，它占用芯片面積

19、小，成品率高，用戶可編程，使的器件，它占用芯片面積小，成品率高，用戶可編程，使用靈活。用靈活。 陣列邏輯電路包括存儲(chǔ)器陣列邏輯電路包括存儲(chǔ)器(RAM,ROM)，可編程邏輯陣，可編程邏輯陣列列(PLA)，可編程陣列邏輯，可編程陣列邏輯(PAL)，通用陣列邏輯，通用陣列邏輯(GAL)，可編程門陣列可編程門陣列(PGA)，可編程宏單元陣列，可編程宏單元陣列(PMA)等。等。 除了除了RAM和和ROM之外，其它幾種電路統(tǒng)稱可編程邏輯之外，其它幾種電路統(tǒng)稱可編程邏輯器件器件(programmable logic devices，PLD)。 教學(xué)計(jì)算機(jī)中用得最多的是教學(xué)計(jì)算機(jī)中用得最多的是GAL20V8和

20、高集成度的多和高集成度的多PAL (AMD公司的公司的 MACH-4 產(chǎn)品產(chǎn)品) 芯片芯片存儲(chǔ)器芯片存儲(chǔ)器芯片RAMRAM和和ROMROM RAM 和和 ROM 是典型的陣列邏輯電路，都由是典型的陣列邏輯電路，都由“與與”和和“或或”兩級(jí)陣列組成，其中的兩級(jí)陣列組成，其中的“與與”陣列組成地址譯碼陣列組成地址譯碼器，它給出全部地址輸入的最小項(xiàng)，用戶不可編程，用于器，它給出全部地址輸入的最小項(xiàng)，用戶不可編程，用于選擇被讀寫的存儲(chǔ)器單元，選擇被讀寫的存儲(chǔ)器單元，“或或”陣列組成存儲(chǔ)體，保存陣列組成存儲(chǔ)體，保存寫入存儲(chǔ)器中的內(nèi)容。寫入存儲(chǔ)器中的內(nèi)容。 RAM 和和 ROM 的區(qū)別：前者對(duì)或陣列中的內(nèi)

21、容可以的區(qū)別：前者對(duì)或陣列中的內(nèi)容可以讀寫，后者或陣列中的內(nèi)容主要用于讀出，對(duì)寫操作可能讀寫，后者或陣列中的內(nèi)容主要用于讀出，對(duì)寫操作可能不支持，或者需經(jīng)過(guò)特殊的辦法才能執(zhí)行。不支持，或者需經(jīng)過(guò)特殊的辦法才能執(zhí)行。通用陣列邏輯通用陣列邏輯GALGAL 通用陣列邏輯通用陣列邏輯 (generic array logic，GAL) 器件，是一器件，是一種可用電擦出、現(xiàn)場(chǎng)可重復(fù)編程、使用靈活的簡(jiǎn)單種可用電擦出、現(xiàn)場(chǎng)可重復(fù)編程、使用靈活的簡(jiǎn)單 PLD。 內(nèi)部結(jié)構(gòu)包括：輸入門，輸出三態(tài)門，與門陣列，輸內(nèi)部結(jié)構(gòu)包括：輸入門，輸出三態(tài)門，與門陣列，輸出邏輯宏單元出邏輯宏單元(內(nèi)含或陣列內(nèi)含或陣列)，從輸出反

22、饋到輸入的控制門，從輸出反饋到輸入的控制門等。等。GAL20V8 器件最多支持器件最多支持 20 個(gè)輸入引腳、個(gè)輸入引腳、8 個(gè)輸出引個(gè)輸出引腳，支持組合邏輯和時(shí)序邏輯兩種運(yùn)行方式，輸出有三態(tài)、腳，支持組合邏輯和時(shí)序邏輯兩種運(yùn)行方式，輸出有三態(tài)、極性可控，支持內(nèi)部信息加密保護(hù)。極性可控，支持內(nèi)部信息加密保護(hù)。 在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些內(nèi)容經(jīng)常需要變化的在教學(xué)計(jì)算機(jī)中，用于實(shí)現(xiàn)那些內(nèi)容經(jīng)常需要變化的組合邏輯和時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需組合邏輯和時(shí)序邏輯的功能，或者在不同需求環(huán)境下，需要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線路部分，特別要在組合邏輯和時(shí)序邏輯之間進(jìn)行切換的線路部分，

23、特別適用于實(shí)現(xiàn)由適用于實(shí)現(xiàn)由“與與-或或”兩級(jí)邏輯完成的線路功能。兩級(jí)邏輯完成的線路功能。復(fù)雜的可編程邏輯器件復(fù)雜的可編程邏輯器件CPLD:MACHCPLD:MACH器件器件 MACH (macro array CMOS high-density) 是一種復(fù)雜的、電可擦是一種復(fù)雜的、電可擦出的、現(xiàn)場(chǎng)可編程邏輯器件出的、現(xiàn)場(chǎng)可編程邏輯器件 CPLD。 內(nèi)部結(jié)構(gòu)由多個(gè)內(nèi)部結(jié)構(gòu)由多個(gè) PAL 塊和一個(gè)中央開關(guān)矩陣互連而成。每個(gè)塊和一個(gè)中央開關(guān)矩陣互連而成。每個(gè) PAL 塊內(nèi)又含多個(gè)宏單元（輸出宏單元和隱埋宏單元），中央開關(guān)矩陣為塊內(nèi)又含多個(gè)宏單元（輸出宏單元和隱埋宏單元），中央開關(guān)矩陣為 多個(gè)多個(gè)P

24、AL 塊的信號(hào)輸入和塊間通信提供通路。塊的信號(hào)輸入和塊間通信提供通路。 與與 GAL20V8 芯片相比，芯片相比，MACH有更多的輸入輸出引腳和更多的宏有更多的輸入輸出引腳和更多的宏單元，支持的邏輯功能更加強(qiáng)大，使用更加方便，還支持在線編程寫單元，支持的邏輯功能更加強(qiáng)大，使用更加方便，還支持在線編程寫入。在教學(xué)計(jì)算機(jī)中，主要作為組合邏輯控制器的時(shí)序控制信號(hào)形成入。在教學(xué)計(jì)算機(jī)中，主要作為組合邏輯控制器的時(shí)序控制信號(hào)形成部件，用于提供基本指令用到的全部控制信號(hào)。部件，用于提供基本指令用到的全部控制信號(hào)。 用現(xiàn)場(chǎng)可編程邏輯器件用現(xiàn)場(chǎng)可編程邏輯器件 CPLD實(shí)現(xiàn)組合邏輯控制器是非常方便和實(shí)現(xiàn)組合邏輯控制器是非常方便和有效的，對(duì)理解數(shù)字系統(tǒng)