2022年《集成電路原理與設(shè)計(jì)》重點(diǎn)內(nèi)容總結(jié)

1、學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考集成電路原理與設(shè)計(jì)重點(diǎn)內(nèi)容總結(jié)第一章 緒論摩爾定律： (P4) 集成度大約是每18 個(gè)月翻一番或者集成度每三年4 倍的增長(zhǎng)規(guī)律就是世界上公認(rèn)的摩爾定律。集成度提高原因：一是特征尺寸不斷縮小，大約每三年縮小 2 倍；二是芯片面積不斷增大，大約每三年 增大 1.5 倍；三是器件和電路結(jié)構(gòu)的不斷改進(jìn)。等比例縮小定律：(種類優(yōu)缺點(diǎn) )(P7-8) K 倍，襯底摻雜濃度增大K 倍，1. 恒定電場(chǎng)等比例縮小規(guī)律（簡(jiǎn)稱CE定律）a. 器件的所有尺寸都等比例縮小K 倍，電源電壓也要縮小保證器件內(nèi)部的電場(chǎng)不變。b. 集成度提高 K 2 倍，速度提高K倍，功耗降低K 2 倍。c. 改變

2、電源電壓標(biāo)準(zhǔn)，使用不方便。閾值電壓降低，增加了泄漏功耗。2. 恒定電壓等比例縮小規(guī)律（簡(jiǎn)稱 CV定律）a. 保持電源電壓和閾值電壓不變，器件的所有幾何尺寸都縮小K 2 倍。b. 集成度提高 K 2 倍，速度提高 K 2 倍。K 倍，襯底摻雜濃度增加c. 功耗增大 K 倍。內(nèi)部電場(chǎng)強(qiáng)度增大，載流子漂移速度飽和，限制器件驅(qū)動(dòng)電流的增加。3. 準(zhǔn)恒定電場(chǎng)等比例縮小規(guī)則 (QCE) 器件尺寸將縮小 K 倍，襯底摻雜濃度增加 K（1 K）倍，而電源電壓則只變?yōu)樵瓉?lái)的 /K倍。是 CV和 CE的折中。需要高性能取 接近于 K，需要低功耗取 接近于 1。寫出電路的網(wǎng)表：4C 110 uF3R BRc 680

3、1VccA BJT AMPVCC 1 0 6Q1 2 3 0 MQ 20K2C 210 uF5RC 1 2 680 RB 2 3 20K RL 5 0 1K ivR L1 K+C1 4 3 10U C2 2 5 10U vOVI 4 0 AC 1 -.MODEL MQ NPN IS=1E-14 +BF=80 RB=50 VAF=100 .OP .END 其中 .MODEL為模型語(yǔ)句，用來(lái)定義學(xué)習(xí)資料BJT 晶體管 Q1的類型和參數(shù)。學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考常用器件的端口電極符號(hào)器件名稱 端口符號(hào)縮寫Q（雙極型晶體管）M（MOS場(chǎng)效應(yīng)管）J（結(jié)型場(chǎng)效應(yīng)管）B（砷化鎵場(chǎng)效應(yīng)管）電路分析類型C（

4、集電極），B（基極）， E（發(fā)射極），S（襯底）D（漏極），G（柵極）， S（源極），B（襯底）D（漏極），G（柵極），S（源極）D（漏極），G（柵極），S（源極）.OP 直流工作點(diǎn)分析 .TRAN 瞬態(tài)分析.DC 直流掃描分析 .FOUR 傅里葉分析.TF 傳輸函數(shù)計(jì)算 .MC 蒙特卡羅分析.SENS 靈敏度分析 .STEP 參數(shù)掃描分析.AC 交流小信號(hào)分析 .WCASE 最壞情況分析.NOISE 噪聲分析 .TEMP 溫度設(shè)置第二章 集成電路制作工藝集成電路加工過(guò)程中的薄膜：(P15) 熱氧化膜、電介質(zhì)層、外延層、多晶硅、金屬薄膜。光刻膠中正膠和負(fù)膠的區(qū)別 :(P16) 負(fù)膠：曝光的光刻

5、膠發(fā)生聚合反應(yīng)，變得堅(jiān)固，不易去掉。正膠： 在曝光時(shí)被光照的光刻膠發(fā)生分解反應(yīng)，在顯影時(shí)很容易被去掉，而沒(méi)有被曝光的光刻膠顯影后仍然保留。因此對(duì)同樣的掩膜版，用負(fù)膠和正膠在硅片上得到是圖形剛好相反。N阱和 P 阱 CMOS結(jié)構(gòu)制作過(guò)程：(P21-25) N阱： 1、襯底硅片的選擇MOS集成電路都選擇晶向的硅片，因?yàn)檫@種硅界面態(tài)密度低，缺陷少，遷移率高，有利于提高器件性能。2、制作 n 阱 首先， 對(duì)原始硅片進(jìn)行熱氧化，形成初始氧化層作為阱區(qū)注入的掩蔽層。然后，根 據(jù) n 阱的版圖進(jìn)行光刻和刻蝕，在氧化層上開(kāi)出 n 阱區(qū)窗口。 通過(guò)注磷在窗口下形 一方面使雜質(zhì)激活，另一方面使 成 n 阱，注入后

6、要進(jìn)行高溫退火，又叫阱區(qū)推進(jìn)，注入雜質(zhì)達(dá)到一定的深度分布。3、場(chǎng)區(qū)氧化首先，在硅片上用熱生長(zhǎng)方法形成一薄層SiO2 作為緩沖層，它的作用是減少硅和氮化硅之間的應(yīng)力。然后淀積氮化硅，它的作用是作為場(chǎng)區(qū)氧化的掩蔽膜，一方面因?yàn)檠趸蛩ㄟ^(guò)氮化硅層的擴(kuò)散速度極慢，這就有效地阻止了氧到達(dá)硅表面；另一方面氮化硅本身的氧化速度極慢，只相當(dāng)于硅氧化速度的 1/25 。通過(guò)光刻和刻蝕去掉場(chǎng)區(qū)的氮化硅和緩沖的二氧化硅。接下來(lái)進(jìn)行熱氧化，由于有源區(qū)有氮化硅保護(hù)，不會(huì)被氧化，只在場(chǎng)區(qū)通過(guò)氧和硅起反應(yīng)生成二氧化硅。4、制作硅柵目前 MOS晶體管大多采用高摻雜的多晶硅作為柵電極，簡(jiǎn)稱硅柵。 硅柵工藝實(shí)現(xiàn)了柵和源、 漏區(qū)

7、自對(duì)準(zhǔn)，減少了柵- 源和柵 - 漏的覆蓋長(zhǎng)度，從而減小了寄生電容。硅學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考柵工藝也叫自對(duì)準(zhǔn)工藝。5、形成源、漏區(qū) 6、形成金屬互連線 P阱：鳥(niǎo)嘴效應(yīng)： (P23) 在場(chǎng)區(qū)氧化過(guò)程中，氧也會(huì)通過(guò)氮化硅邊緣向有源區(qū)侵蝕，在有源區(qū)邊緣形成氧化層，伸進(jìn)有源區(qū)的這部分氧化層被形象地稱為鳥(niǎo)嘴，小。閂鎖效應(yīng)： (P27) 它使實(shí)際的有源區(qū)面積比版圖設(shè)計(jì)的面積縮閂鎖效應(yīng)是 CMOS集成電路存在一種寄生電路的效應(yīng)，它會(huì)導(dǎo)致 VDD和 VSS短路，使得晶片損毀。在 CMOS晶片中，在電源和地線之間由于寄生的 PNP和 NPN雙極型 BJT 相互影響而產(chǎn)生的低阻抗通路，它的存在會(huì)使電源

8、和地之間產(chǎn)生大電流，從而破壞芯片或者引起系統(tǒng)錯(cuò)誤。如圖所示， 如果外界噪聲或其他干擾使Vout 高于 VDD或低于 0，則引起寄生雙極型晶體管Q3 或 Q4 導(dǎo)通， 而 Q3或 Q4導(dǎo)通又為 Q1 和 Q2 提供了基極電流， 并通過(guò) RW或 RS使 Q1 或 Q2的發(fā)射 結(jié)正偏，導(dǎo)致 Q1或 Q2導(dǎo)通。由于 Q1和 Q2交叉耦合形成正反饋回路，一旦其中有一個(gè)晶體管 導(dǎo)通，電流將在 Q1 和 Q2之間循環(huán)放大。若 Q1 和 Q2的電流增益乘積大于 1，將使電流不斷加 大，最終導(dǎo)致電源和地之間形成極大的電流，并使電源和地之間鎖定在一個(gè)很低的電壓（Von+VCES），這就是閂鎖效應(yīng)。一旦發(fā)生閂鎖效應(yīng)

9、可能造成電路永久性破壞，可以采取以下主要措施防止閂鎖效應(yīng)：(1) 減小阱區(qū)和襯底的寄生電阻RW和 RS，這樣可以減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓，防止 Q1和 Q2 導(dǎo)通。在版圖設(shè)計(jì)中合理安排 n 阱接 VDD和 p 型襯底接地的引線孔，減小寄生雙極晶體管基極到阱或襯底引出端的距離。(2) 降低寄生雙極晶體管的增益。(3) 使襯底加反向偏壓。 (4) 加保護(hù)環(huán)，保護(hù)環(huán)起到削弱寄生 NPN晶體管和寄生 PNP晶體管之間的耦合作用。 (5) 用外延襯底。 (6) 采用 SOICMOS技術(shù)是消除閂鎖效應(yīng)的最有效途徑。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考第四章 數(shù)字集成電路的基本單元電路CMOS反向

10、器：構(gòu)成： CMOS反相器的電路構(gòu)成，是由一個(gè)增強(qiáng)型n 溝 MOS管作為輸入管和由一個(gè)增強(qiáng)型 p 溝 MOS管作為負(fù)載管，且兩柵極短接作為輸入端，兩漏極短接作為輸出端，N管源極接地， P管源極接電源電壓VDD，這就構(gòu)成了兩管功能上的互補(bǔ)。工作原理：如圖所示的CMOS反相器電路結(jié)構(gòu)示意圖VDD分析其工作過(guò)程如下：Vi=“ 0” 時(shí)： VGSn=0，VGSp=-V DDp 管導(dǎo)通， n 管截止VO=“ 1”=VDDVinVoutVi=“ 1” 時(shí)： VGSn=Vi，VGSp=0n 管導(dǎo)通， p 管截止VO=“ 0” （=0V）VinVout即： VOH-VOL=VDD最大邏輯擺幅，且輸出擺幅與p、

11、n 管 W/L 無(wú)關(guān)（無(wú)比電路） 。直流電壓傳輸特性：1瞬態(tài)特性：傳輸延遲時(shí)間、負(fù)載電容、最高頻率。直流噪聲容限：允許的輸入電平變化范圍。開(kāi)門電平：電路允許的輸入高電平的下限關(guān)門電平：電路允許的輸入低電平的上限上升時(shí)間：輸出從 0.1VDD上升到 0.9VDD所需要的時(shí)間下降時(shí)間：輸出從 0.9V DD下降到 0.1V DD所需要的時(shí)間輸出從高向低轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)上升邊的50%到輸出信號(hào)下降邊的50%所經(jīng)過(guò)的延遲時(shí)間。t pHL輸出從低向高轉(zhuǎn)換的傳輸延遲時(shí)間：從輸入信號(hào)下降邊的50%到輸出信號(hào)上升邊的50%所經(jīng)過(guò)的延遲時(shí)間。t pLH電路的平均傳輸延遲時(shí)間CMOS反相器的設(shè)計(jì)：

12、（P230-231 ）設(shè)計(jì)一個(gè)CMOS反相器，要求驅(qū)動(dòng)1pF 負(fù)載電容時(shí)上升時(shí)間和下降時(shí)間不超過(guò)0.5ns 。采用 0.6um 工藝， VDD=5V， VTN=0.8V ，VTP=-0.9V ，Ku COX120106A/V2,Ku COX60106A V2。NP學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考trPP0.11P)ln(1.92P)(1P)22(10.1tfNN0.11N)ln(1.92N)(1N)22(10.1解：由PVTP0.18代入trP(1P0.12(11P)ln(1.92P)得pn 結(jié)電容，P)20.1VDDtr1.78P因?yàn)閠r0 5. ns，所以P0 . 28 ns又根據(jù)PC

13、L,CL1pF，由于外部負(fù)載電容很大可以忽略輸出節(jié)點(diǎn)K VDD得到KP7.14 104A V2(W)P2KP2 7.14 10423.8LK P60 106同理可得，(W)N2KN26.9 10411.5CMOS反相器和幾種NMOS反相器的性LK N120 106取L NLP0.6um ，則得W N.6 9 umW P14 . 28 umCMOS與 NMOS反相器性能比較：(P236-237) 如果把 CMOS反相器中的PMOS管作為負(fù)載元件，則能差別主要是負(fù)載元件的性能差別引起的。從直流特性看， 由于 NMOS反相器中的負(fù)載元件是常導(dǎo)通的，因此輸出低電平?jīng)Q定于電路的分壓比，是有比反相器，達(dá)不

14、到最大邏輯擺幅，而且有較大的靜態(tài)功耗。CMOS反相器中的 PMOS管是作為開(kāi)關(guān)器件，在輸出高電平時(shí)只有 PMOS導(dǎo)通，在輸出低電平時(shí)只有 NMOS導(dǎo)通，因此是無(wú)比電路，可以獲得最大的邏輯擺幅，態(tài)功耗。而且不存在直流導(dǎo)通電流，有利于減小靜從瞬態(tài)特性看，由于 NMOS反相器是有比反相器，為了保證低電平合格，要求參數(shù) Kr l ，從而使負(fù)載元件提供的充電電流很小，造成電路的上升時(shí)間遠(yuǎn)大于下降時(shí)間，成為限制速度的主要因素。 CMOS反相器可以采用對(duì)稱設(shè)計(jì)，負(fù)載特性和驅(qū)動(dòng)管特性是對(duì)稱的，使 tr=tf ，從而有利于提高速度。NMOS反相器轉(zhuǎn)變區(qū)增益有限，噪聲容限小。得最大的直流噪聲容限。CMOS反相器可

15、以采用對(duì)稱設(shè)計(jì)，從而可以獲CMOS電路相對(duì) NMOS電路有很多優(yōu)點(diǎn)， 特別是 CMOS電路低功耗的優(yōu)點(diǎn)對(duì)提高集成密度非 常有利。 CMOS電路的靜態(tài)功耗非常小，只有泄漏電流引起的靜態(tài)功耗，因而極大減小的芯片的維持功耗，更加符合發(fā)展便攜式設(shè)備的需求。另外，CMOS電路有全電源電壓的邏輯擺幅，可以在低電壓下工作，因而更適合于深亞微米技術(shù)發(fā)展的要求。設(shè)計(jì)一個(gè) CMOS或非門 :(P243-244) 設(shè)計(jì)一個(gè)兩輸入或非門，要求在最壞情況下輸出上升時(shí)間和下降時(shí)間不大于 0.5ns ，已學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考知， CL=1pF， VDD=5V，VTN=0.8V ，VTP=-0.9V ，采用

16、0.6um 工藝，有，。根據(jù)等效反相器分析，或非門上升時(shí)間根據(jù)tr0 5. nstrKCLP0.12(11P)ln(1.92P)PeffV DD(1P)20.1，CL=1pF， VDD=5V，可得到或非門的下降時(shí)間C L N 0.1 1 1.9 2 Nt f 2 ln( )K Peff V DD (1 N ) 2(1 N ) 0.1根據(jù) ft 0.5 ns，CL=1pF，VDD=5V，可得到由于或非門中 2 個(gè) PMOS管串聯(lián)對(duì)負(fù)載電容充電，因此要求考慮最壞情況下只有一個(gè) NMOS管導(dǎo)通對(duì)負(fù)載電容放電，要滿足下降時(shí)間要求，則有取則有如 果 是 設(shè) 計(jì) 一 個(gè) 兩 輸 入 與 非 門 ， 則 在

17、 同 樣 性 能 要 求 和 同 樣 參 數(shù) 下 ， 得 到，?？梢钥闯?， 在同樣速度情況下，采用與非門可以比或非門節(jié)省面積。畫(huà)出用靜態(tài)CMOS兩輸入或非門的晶體管級(jí)電路圖和版圖: 學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考AVDDYVDDBY GNDA B A B鋁線 多晶硅 有源區(qū) n阱復(fù)雜邏輯門的口訣：(P245) NMOS 下拉網(wǎng)絡(luò)： NMOS管串聯(lián)實(shí)現(xiàn)與操作，并聯(lián)實(shí)現(xiàn)或操作。（串與并或） PMOS 上拉網(wǎng)絡(luò)： PMOS管串聯(lián)實(shí)現(xiàn)或操作，并聯(lián)實(shí)現(xiàn)與操作。（串或并與）但最終實(shí)現(xiàn)是帶非的邏輯功能。請(qǐng)畫(huà)出用靜態(tài)CMOS實(shí)現(xiàn)函數(shù)YAA BC)DE 的晶體管級(jí)電路圖:(P246) VDDBCD EY簡(jiǎn)

18、述類 NMOS電路的優(yōu)缺點(diǎn)：ACDBE(P251) 優(yōu)點(diǎn)： n 輸入邏輯門需要 (n+1) 個(gè) MOS管，在實(shí)現(xiàn)復(fù)雜邏輯門時(shí)有利于減小面積。缺點(diǎn)：是有比電路達(dá)不到最大邏輯擺幅，有較大的靜態(tài)功耗，由于要求 Kr1, 類 NMOS電路上升時(shí)間長(zhǎng)（類 PMOS電路下降時(shí)間長(zhǎng)） 。應(yīng)用：可以用于對(duì)面積要求嚴(yán)格而性能要求不高的情況。CMOS傳輸門及特點(diǎn)：(P253-254) CMOS傳輸門： MOS晶體管的源、 漏區(qū)是完全對(duì)稱的結(jié)構(gòu)，因此 MOS晶體管的源、漏極可以互換。這種雙向?qū)ㄌ匦越o它的應(yīng)用帶來(lái)極大的靈活性。對(duì)于源、漏極不固定，可以雙向傳送信號(hào)的 MOS晶體管叫做傳輸管（pass transist

19、or）或傳輸門（ Transmission Gate，簡(jiǎn)稱 TG）。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考 特點(diǎn)： CMOS傳輸門更接近理想開(kāi)關(guān)，斷開(kāi)時(shí)有很大的截止態(tài)電阻，導(dǎo)通后有較小的導(dǎo)通電阻。 傳輸電平無(wú)閾值損失。傳輸門為 CMOS邏輯設(shè)計(jì)增加了靈活性，可以簡(jiǎn)化邏輯電路，極大減少所需的晶體管數(shù)目，有利于提高速度和集成度。NMOS傳輸管在傳輸?shù)碗娖綍r(shí)可達(dá)到0，而傳輸高電平時(shí)最高只能達(dá)到VDD-VTN ，也就是說(shuō) NMOS傳輸高電平有閾值損失。有閾值損失，只能達(dá)到-V TP。PMOS傳輸管可以無(wú)損失地傳輸高電平，但傳輸?shù)碗娖綍r(shí)會(huì)解釋預(yù)充 -求值動(dòng)態(tài) CMOS與非門的工作原理 : V DDM PV

20、 outA M 1C LB M 2M N工作原理：當(dāng) 0時(shí)電路處于預(yù)充階段，M P 導(dǎo)通對(duì)輸出節(jié)點(diǎn)電容充電，由于 M N 截止，下拉通路斷開(kāi)，使輸出電平 V out 達(dá)到高電平 V DD。當(dāng) 1時(shí)，M P 截止上拉通路斷開(kāi)，由于 M N 導(dǎo)通，使下拉通路可以根據(jù)輸入信號(hào)求值。若 A B 1 則形成下拉的導(dǎo)通通路，使輸出下降到低電平；否則 M 和 M 2 中至少有一個(gè)管子截止，輸出保持高電平。由以上分析看出，這個(gè)電路在 1時(shí)實(shí)現(xiàn)了 AB 的功能。多米諾 CMOS電路的工作原理：(P269-270) 多米諾 CMOS電路由一級(jí)預(yù)充- 求值的動(dòng)態(tài)邏輯門加一級(jí)靜態(tài) CMOS反相器構(gòu)成。由于經(jīng)過(guò)反相器輸

21、出，提高了輸出驅(qū)動(dòng)能力，另外也解決了富NMOS與富 NMOS動(dòng)態(tài)電路（或富PMOS）不能直接級(jí)聯(lián)的問(wèn)題。增加一級(jí)反相器，使多米諾電路實(shí)現(xiàn)的是不帶“ 非” 的邏輯。學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考0是預(yù)充階段，使 V1為高電平，經(jīng)過(guò)反相器后，輸出為低電平。當(dāng) 1時(shí)，若 A=B=1，則 M1,M2和 MN1構(gòu)成的下拉通路導(dǎo)通，使 V1 放電到低電平， 反相后輸出為高電平。若兩個(gè)輸入信號(hào)不全是高電平，則 M1和 M2 中至少有一個(gè)截止，下拉通路不能導(dǎo)通，因此 V1 保持預(yù)充的高電平，輸出則保持為低電平。動(dòng)態(tài)電路的優(yōu)缺點(diǎn)：(P264-265) CMOS邏輯電路的功耗：(P277) 分類：動(dòng)態(tài)功耗、

22、開(kāi)關(guān)過(guò)程中的短路功耗和靜態(tài)功耗。動(dòng)態(tài)功耗是電路在開(kāi)關(guān)過(guò)程中對(duì)輸出節(jié)點(diǎn)的負(fù)載電容充、放電所消耗的功耗，因此也叫開(kāi)關(guān)功耗。在輸入信號(hào)上升或下降過(guò)程中，在VTNVin VDD+VTP范圍內(nèi)將使NMOS管和 PMOS管都導(dǎo)通，出現(xiàn)從電源到低的直流導(dǎo)通電流，引起開(kāi)關(guān)過(guò)程中附加的短路功耗。對(duì)于常規(guī) CMOS邏輯電路，在穩(wěn)態(tài)時(shí)不存在直流導(dǎo)通電流，理想情況下靜態(tài)功耗是零。但是由于各種泄漏電流的存在，使得實(shí)際CMOS電路的靜態(tài)功耗不為零。動(dòng)態(tài)功耗：減小動(dòng)態(tài)功耗的最有效措施是降低電源電壓，因?yàn)樗箘?dòng)態(tài)功耗平方率下降。但是對(duì)于一定的工藝水平，不變，降低電源電壓將使MOS管的閾值電壓有確定的值。若閾值電壓保持 MOS

23、管導(dǎo)通電流下降，從而影響電路性能。減小負(fù)載電容是降低動(dòng)態(tài)功耗的重要途徑。改進(jìn)電路結(jié)構(gòu)，減少所需MOS管數(shù)目，可以減小總的負(fù)載電容。因此對(duì)電源電壓的選擇有一個(gè)綜合考慮。從 提高速度考慮，希望采用高的電壓。優(yōu)化的布局布線可以縮短連線路徑減小 連線的寄生電容。合理的晶體管的版圖結(jié)構(gòu)可以減小器件的寄生電容。電路 的動(dòng)態(tài)功耗還與電路節(jié)點(diǎn)的開(kāi)關(guān)活動(dòng)因子有關(guān)，因?yàn)橹挥挟?dāng)輸出節(jié)點(diǎn)出現(xiàn)從 0 到 1 的邏輯轉(zhuǎn)換時(shí)才從電源吸取能量。體系結(jié)構(gòu)的優(yōu)化設(shè)計(jì)對(duì)降低動(dòng)態(tài)功 采用并行結(jié)構(gòu)和流水線結(jié)構(gòu)可以在較低電源電壓或較低 耗同樣有重要作用。的時(shí)鐘頻率下達(dá)到同樣的電路性能，從而有效降低功耗。短路功耗： 開(kāi)關(guān)過(guò)程中的短路功耗與

24、輸入信號(hào)的上升、下降時(shí)間密切相關(guān)，而且與輸出波形的上升邊和下降邊也有關(guān)系。輸出波形的上升、下降邊遠(yuǎn)大于輸入波形可以基本消除短路功耗，但會(huì)影響電路速度。短路功耗還與電源電壓和器件的閾值電壓有關(guān)。 如果電源電壓小于 VTNVTP，可以使短路功耗基本消除，但電路不能滿足性能要求。從降低短路功耗考慮，可以增大器件的閾值電壓。靜態(tài)功耗：靜態(tài)功耗主要是由各種泄漏電流引起，其中 MOS管的亞閾值電流有很大影響。減小亞閾值電流是降低功耗的一個(gè)重要設(shè)計(jì)考慮。采用可開(kāi)關(guān)的源極電阻能學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考減小亞閾值電流。采用多閾值和動(dòng)態(tài)閾值技術(shù)也是減小靜態(tài)功耗的有效措施。ND鎖存器工作動(dòng)態(tài)功耗的公式：

25、P dfaiciViVDDi1短路功耗的公式：P scImeanVDD=1fK VDD2 V T)36靜態(tài)功耗的公式:P sIleakV DD(IjIST)第五章數(shù)字集成電路的基本模塊請(qǐng)畫(huà)出用傳輸門和CMOS反相器構(gòu)成的D鎖存器和 D觸發(fā)器的原理圖，并說(shuō)明原理 : （P344-345 ）ckD12ckQckck工作原理：如圖所示，當(dāng) ck=1 時(shí)傳輸門 1 導(dǎo)通，傳輸門 2 斷開(kāi)，輸入數(shù)據(jù) D經(jīng)兩級(jí)反相器輸出；當(dāng) ck=0 時(shí)，傳輸門 1 斷開(kāi)，外部信號(hào)不起作用，傳輸門 2 導(dǎo)通，使兩個(gè)反相器輸入、輸出交叉耦合，構(gòu)成一個(gè)雙穩(wěn)態(tài)電路保持原來(lái)的數(shù)據(jù)。鎖存器的輸出直接跟隨輸入信號(hào)變化，因此即使一個(gè)窄

26、脈沖或者假信號(hào)，只要脈寬大于電路的延遲時(shí)間， 都會(huì)引起輸出狀態(tài)變化。而觸發(fā)器的輸出狀態(tài)在一個(gè)時(shí)鐘周期內(nèi)只能變化一次，它的輸出狀態(tài)決定于有效時(shí)鐘邊沿處的輸入狀態(tài)。因此這種主從結(jié)構(gòu)的電路也叫邊沿觸發(fā)器。第六章 CMOS集成電路的 I/O 設(shè)計(jì)CMOS集成電路中輸入緩沖器的作用是什么？ESD保護(hù)電路的類型及作用是什么？輸入緩沖器有兩方面作用：一是作為電平轉(zhuǎn)換的接口電路；另一個(gè)是改善輸入信號(hào)的驅(qū)動(dòng)能力。ESD保護(hù)電路主要有輸入端 ESD保護(hù)，輸出端 ESD保護(hù)和電源的 ESD保護(hù)。靜電釋放 ESD(Electro Static Discharge) 保護(hù)電路的作用主要是兩方面：一是提供 ESD電流的釋

27、放通路；二是電壓鉗位，防止過(guò)大的電壓加到 MOS器件上。闡述一般電路的輸入或輸出端的 4 種 ESD應(yīng)力模式 : 某一個(gè)輸入或輸出端對(duì)地的正脈沖電壓（PS）或負(fù)脈沖電壓（NS）；某一個(gè)輸入或輸出端相對(duì) VDD端的正脈沖電壓（PD）或負(fù)脈沖電壓（ND）。畫(huà)出二極管輸入 ESD保護(hù)電路，說(shuō)明其工作原理 : 學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考工作原理：對(duì)CMOS集成電路連接到壓點(diǎn)的輸入端常采用雙二極管保護(hù)電路。二極管D1是和 PMOS源、漏區(qū)同時(shí)形成，是 pn結(jié)構(gòu)，二極管 D2是和 NMOS源、漏區(qū)同時(shí)形成的，是np結(jié)構(gòu)。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)負(fù)脈沖應(yīng)力，則二極管 D2 導(dǎo)通，導(dǎo)通的二極管和電阻形成了E

28、SD電流的泄放通路。當(dāng)壓點(diǎn)相對(duì)地出現(xiàn)正脈沖應(yīng)力，使二極管 D2擊穿，只要二極管 D2 擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護(hù)作用。三態(tài)輸出的三種輸出狀態(tài) , 畫(huà)出常用的 CMOS三態(tài)輸出電路 : 三種輸出狀態(tài)：輸出高電平狀態(tài)，輸出低電平狀態(tài)，高阻態(tài)。第七章 MOS存儲(chǔ)器MOS存儲(chǔ)器 : 分類：( 揮發(fā)性 ) 隨機(jī)存取存儲(chǔ)器 (RAM)：DRAM和 SRAM；不揮發(fā)性只讀存儲(chǔ)器 (ROM)：Mask ROM、PROM、EPROM、E 2PROM、Flash ；不揮發(fā)隨機(jī)存取存儲(chǔ)器：FeRAM、MRAM；構(gòu)成：存儲(chǔ)單元陣列、譯碼器、輸入輸出緩沖器、時(shí)鐘和控制電路SRAM和 DRAM的優(yōu)缺點(diǎn)

29、和應(yīng)用：(P377) DRAM：(Dynamic Random Access Memory) DRAM可以使用單管單元結(jié)構(gòu)實(shí)現(xiàn)。DRAM單元具有結(jié)構(gòu)簡(jiǎn)單、面積小、有利于提高集成度。但也存在缺陷，一是存儲(chǔ)信息不能長(zhǎng)期保持，會(huì)由于泄漏電流而丟失，二是單元讀出信號(hào)微弱，而且讀出后單元原來(lái)存儲(chǔ)的信號(hào)也被改變，也就是破壞性讀出。需要定時(shí)刷新，而且要使用靈敏 / 再生放大器。由于DRAM集成度高、功耗低，適合于計(jì)算機(jī)的內(nèi)存。SRAM：(Static Random Access Memory) 學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考SRAM采用靜態(tài)存儲(chǔ)方式，靠雙穩(wěn)態(tài)電路存儲(chǔ)信息，信息存儲(chǔ)可靠，只要不斷電存儲(chǔ)信

30、息可以長(zhǎng)期保持。SRAM單元電路復(fù)雜，占用面積大，因此集成度不如 DRAM。由于 SRAM工作速度快，常用來(lái)做高速緩沖存儲(chǔ)器 (cache) 。請(qǐng)說(shuō)明 CMOS 6管單元 SRAM的工作原理。工作原理：對(duì)沒(méi)選中的單元，字線是低電平，2 個(gè)門管截止，單元和外界隔離，靠雙穩(wěn)態(tài)電路保持信息。若單元存“1” ，則V1=VOH=VDD，V2=0；若存“0” 則相反。需要對(duì)某個(gè)單元寫入信息時(shí)，該單元的字線為高電平，使門管M5 和 M6 導(dǎo)通。若寫“1” 則 VBL=VDD，使 V1 充電到高電平， V2 放電到低電平，從而寫入信息。讀操作時(shí)，位線 BL和 都預(yù)充到高電平 VDD，同時(shí)通過(guò)行譯碼器使該單元字

31、線為高電平。若讀“1” ，V1=VOH，V2=0，使 M 1 截止，位線 BL不能放電；而另一側(cè)由于 M 2 和 M 6 都導(dǎo)通，對(duì)位線 放電。若讀“0”畫(huà)出 DRAM的單管單元電路圖，請(qǐng)說(shuō)明該電路是如何工作的。（P383-384 ）第八章 集成電路的設(shè)計(jì)方法和版圖設(shè)計(jì)集成電路設(shè)計(jì)：設(shè)計(jì)方法： top-down( 自頂向下 ) and bottom-up（自底向上）設(shè)計(jì)流程圖：學(xué)習(xí)資料學(xué)習(xí)資料收集于網(wǎng)絡(luò)，僅供參考集成電路的設(shè)計(jì)方法：P407根據(jù) IC 開(kāi)發(fā)過(guò)程所需掩膜版數(shù)目的不同，IC 的設(shè)計(jì)方法可分為三種：基于可編程邏輯器件（Programmable Logic Device,簡(jiǎn)稱 PLD）的設(shè)計(jì)方法、半定制設(shè)計(jì)方法、定制設(shè)計(jì)方法。電路單元：標(biāo)準(zhǔn)單元、宏單元、IP 其中 IP 核的分類：軟核： HDL語(yǔ)言建立的數(shù)字模型。固核：用 HDL語(yǔ)言建立的模型和綜合后生成的網(wǎng)表。