EDA技術(shù)第一章概述ver

1、*EDA技術(shù)江蘇大學(xué)電氣學(xué)院電子信息系*第2頁1、課程性質(zhì)： EDA技術(shù)課程是一門將計(jì)算機(jī)技術(shù)運(yùn)用于電子設(shè)計(jì)過程的新技術(shù)專業(yè)課程，也是電子信息工程、電子信息科學(xué)與技術(shù)、通信工程等專業(yè)的必修課程，是電子技術(shù)與計(jì)算機(jī)技術(shù)應(yīng)用的一個(gè)重要方面。它已被廣泛運(yùn)用于電子電路的設(shè)計(jì)和仿真、集成電路版圖設(shè)計(jì)、印刷電路板的設(shè)計(jì)以及可編程器件的編程等各項(xiàng)工作中，是從事電子設(shè)計(jì)的工程技術(shù)人員不可缺少的重要技術(shù)本領(lǐng)。通過本課程的學(xué)習(xí)，使學(xué)生能對可編程邏輯器件及相關(guān)技術(shù)和設(shè)計(jì)方法有較全面的認(rèn)識(shí)，包括器件內(nèi)部結(jié)構(gòu)、特點(diǎn)和選用方法等，并且掌握一兩種硬件描述語言，同時(shí)對相應(yīng)的開發(fā)工具的軟件使用和技巧有所了解。為將來從事工程技術(shù)

2、工作、科學(xué)研究以及開拓技術(shù)領(lǐng)域打下堅(jiān)實(shí)的基礎(chǔ)。 *第3頁2、課程類型：專業(yè)課（限選） 3、先修課程：數(shù)字電子技術(shù)C語言程序設(shè)計(jì)軟件設(shè)計(jì)基礎(chǔ) 等相關(guān)課程 *第4頁4、采用教材： 在系統(tǒng)可編程器件與開發(fā)技術(shù) 趙不賄等編著 機(jī)械工業(yè)出版社EDA技術(shù)實(shí)用教程 潘松等編著 科學(xué)出版社 第2版 5、參考教材： 1.侯伯亨 編著 VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)西安電子科技大學(xué)出版社2.趙曙光 編著 可編程邏輯器件原理、開發(fā)與應(yīng)用 西安電子科技大學(xué)出版社3.姜立東 編著VHDL語言程序設(shè)計(jì)及應(yīng)用第2版 北京郵電大學(xué)出版社*第5頁0. EDA技術(shù)發(fā)展概述0.1 EDA技術(shù)及其發(fā)展 20世紀(jì)末，電子技術(shù)獲

3、得了飛速的發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)，信息社會(huì)的發(fā)展離不開電子產(chǎn)品的進(jìn)步?，F(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時(shí)，價(jià)格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快，實(shí)現(xiàn)這種進(jìn)步的主要原因就是生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個(gè)晶體管；后者的核心就是EDA技術(shù)。*第6頁 EDA（Electronic Design Auto

4、mation）技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開發(fā)環(huán)境，以可編程器件為實(shí)驗(yàn)載體，以ASIC、SOC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。 集成電路設(shè)計(jì)在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展：專用集成電路ASIC(Application Specific Integrated Circuit)的設(shè)計(jì)成本不斷降低，在功能上，現(xiàn)代的集成電路已能實(shí)現(xiàn)單片電子系統(tǒng)SOC(System on a Chip)的功能。 數(shù)字系統(tǒng)的發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展。著名的摩爾定律(Moores law)曾經(jīng)預(yù)言：大約每18個(gè)月，芯片的集成度提高一倍，而

5、功耗下降一半。幾十年來，半導(dǎo)體集成電路的發(fā)展過程印證了摩爾預(yù)言的準(zhǔn)確性。數(shù)字器件經(jīng)歷了從SSl、MSI、LSI到VLSI，直到現(xiàn)在的SOC(System On Chip，系統(tǒng)芯片)，也就是說，現(xiàn)在人們已經(jīng)能夠把一個(gè)完整的電子系統(tǒng)集成在一個(gè)芯片上了。*第7頁年份1997199819992001工藝/um0.350.250.180.15設(shè)計(jì)周期12-18個(gè)月10-12個(gè)月8-10個(gè)月6-8個(gè)月集成度/百萬門0.20.512461025應(yīng)用領(lǐng)域移動(dòng)電話PDA DVD機(jī)頂盒 無線PDA互聯(lián)網(wǎng)設(shè)備 移動(dòng)設(shè)備掌上電腦 寬帶互聯(lián)控制器*第8頁 IC技術(shù)的發(fā)展日新月異，而最具有代表性的IC芯片主要包括以下幾類

6、微控制芯片(MCU, Micro Control Unit)；可編程邏輯器件(PLD, Programmable Logic Device)；數(shù)字信號(hào)處理器(DSP, Digital Signal Processor)；大規(guī)模存儲(chǔ)芯片(RAMROM, Random Access MemoryRead Only Memory) 以上幾類器件在最近20年均取得了長足的發(fā)展，無論是芯片的規(guī)模還是性能都有了巨大的提高，構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石。*第9頁 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是EDA(Electronic Design Automation)技術(shù)。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平

7、臺(tái)上，對以硬件描述語言HDL(Hardware Description Language)為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合(布局布線)，以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。 *第10頁 從另一方面看，在現(xiàn)代高新電子產(chǎn)品的設(shè)計(jì)和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)技術(shù)是相互促進(jìn)、相互推動(dòng)又相互制約的兩個(gè)技術(shù)環(huán)節(jié)。前者代表了物理層在廣度和深度上硬件電路實(shí)現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進(jìn)的電子理論、電子技術(shù)、仿真技術(shù)、設(shè)計(jì)

8、工藝和設(shè)計(jì)技術(shù)與最新的計(jì)算機(jī)軟件技術(shù)有機(jī)的融合和升華。因此，嚴(yán)格地說，EDA技術(shù)應(yīng)該是這二者的結(jié)合，是這兩個(gè)技術(shù)領(lǐng)域共同孕育的奇葩。 EDA技術(shù)在硬件實(shí)現(xiàn)方面融合了大規(guī)模集成電路制造技術(shù)，IC版圖設(shè)計(jì)技術(shù)、ASIC測試和封裝技術(shù)、FPGACPLD編程下載技術(shù)、自動(dòng)測試技術(shù)等；在計(jì)算機(jī)輔助工程方面融合了計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測試(CAT)、計(jì)算機(jī)輔助工程(CAE)技術(shù)以及多種計(jì)算機(jī)語言的設(shè)計(jì)概念：而在現(xiàn)代電子學(xué)方面則容納了更多的內(nèi)容，如電子線路設(shè)計(jì)理論、數(shù)字信號(hào)處理技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及長線技術(shù)理論等等。因此EDA技術(shù)為現(xiàn)代電子理論和設(shè)計(jì)的表達(dá)與實(shí)

9、現(xiàn)提供了可能性。 *第11頁在現(xiàn)代技術(shù)的所有領(lǐng)域中，縱觀許多得以飛速發(fā)展的科學(xué)技術(shù)，多為計(jì)算機(jī)輔助設(shè)計(jì)，而非自動(dòng)化設(shè)計(jì)。顯然，最早進(jìn)入設(shè)計(jì)自動(dòng)化的技術(shù)領(lǐng)域之一是電子技術(shù)，這就是為什么電子技術(shù)始終處于所有科學(xué)技術(shù)發(fā)展最前列的原因之一。不難理解，EDA技術(shù)已不是某一學(xué)科的分支，或某種新的技能技術(shù)，應(yīng)該是一門綜合性學(xué)科。它融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 正因?yàn)镋DA技術(shù)豐富的內(nèi)容以及與電子技術(shù)各學(xué)科領(lǐng)域的相關(guān)性，其發(fā)展的歷程同大規(guī)模集成電路設(shè)計(jì)技術(shù)、計(jì)算機(jī)輔助工程、可編程邏輯器件，以及電

10、子設(shè)計(jì)技術(shù)和工藝的發(fā)展是同步的。就過去近30年的電子技術(shù)的發(fā)展歷程，可大致將EDA技術(shù)的發(fā)展分為三個(gè)階段。*第12頁 20世紀(jì)70年代，集成電路制作方面，MOS工藝已得到廣泛的應(yīng)用?？删幊踢壿嫾夹g(shù)及其器件已經(jīng)問世，計(jì)算機(jī)作為一種運(yùn)算工具已在科研領(lǐng)域得到廣泛應(yīng)用。而在后期，CAD的概念已見雛形。這一階段人們開始利用計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路版圖編輯、PCB布局布線等工作。 20世紀(jì)80年代，集成電路設(shè)計(jì)進(jìn)入了CMOS(互補(bǔ)場效應(yīng)管)時(shí)代。復(fù)雜可編程邏輯器件已進(jìn)入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計(jì)軟件也已投入使用。而在80年代末，出現(xiàn)了FPGA(Field Programmable Gate Ar

11、ray)，CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們在PCB設(shè)計(jì)方面的原理圖輸入、自動(dòng)布局布線及PCB分析，以及邏輯設(shè)計(jì)、邏輯仿真、布爾方程綜合和化簡等方面擔(dān)任了重要的角色，特別是各種硬件描述語言的出現(xiàn)、應(yīng)用和標(biāo)準(zhǔn)化方面的重大進(jìn)步，為電子設(shè)計(jì)自動(dòng)化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測試奠定了基礎(chǔ)。*第13頁 進(jìn)入20世紀(jì)90年代，隨著硬件描述語言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì)算機(jī)輔助工程、輔助分析和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。特別是集成電路設(shè)計(jì)工藝步入了超深亞微米階段，

12、百萬門以上的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計(jì)算機(jī)技術(shù)的面向用戶的低成本大規(guī)模ASIC設(shè)計(jì)技術(shù)的應(yīng)用，促進(jìn)了EDA技術(shù)的形成。更為重要的是各EDA公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的EDA工具軟件的研究，都有效地將EDA技術(shù)推向成熟。 *第14頁 使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能。 在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語言的功能強(qiáng)大的EDA軟件不斷推出。 電子技術(shù)全方位納入EDA領(lǐng)域，除了日益成熟的數(shù)字技術(shù)外，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化：軟件無線電技術(shù)的崛起，模擬電路系統(tǒng)硬件描述語言的表達(dá)和設(shè)計(jì)的標(biāo)準(zhǔn)化，系統(tǒng)可編程模擬器件

13、的出現(xiàn)，數(shù)字信號(hào)處理和圖像處理的全硬件實(shí)現(xiàn)方案的普遍接受，軟硬件技術(shù)的進(jìn)一步融合等。 EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展；突出表現(xiàn)在以下幾個(gè)方面：*第15頁 EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容：模擬與數(shù)字、軟件與硬件、系統(tǒng)與器件、ASIC與FPGA、行為與結(jié)構(gòu)等。 更大規(guī)模的FPGA和CPLD器件的不斷推出。 基于EDA工具的ASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊。軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)(IP 即Intellectual Property，即知識(shí)產(chǎn)權(quán)的簡稱，往往指一個(gè)公司出售給另一個(gè)公司的硬件設(shè)計(jì)包)。

14、SOC高效低成本設(shè)計(jì)技術(shù)的成熟。*第16頁 EDA技術(shù)的基本特征 EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照自頂向下的設(shè)計(jì)方法，對整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（HDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。*第17頁 0.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo) 一般地，利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的目標(biāo)是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)，ASIC作為最終的物理平臺(tái)，集中容納了用戶通過EDA技術(shù)將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指

15、標(biāo)具體實(shí)現(xiàn)的硬件實(shí)體。一般而言，專用集成電路就是具有專門用途和特定功能的獨(dú)立集成電路器件，根據(jù)這個(gè)定義，作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，可以通過三種途徑來完成(如圖所示)。*第18頁EDA技術(shù)ASIC設(shè)計(jì)FPGA/CPLD可編程ASIC 設(shè)計(jì) 門陣列（MPGA）；標(biāo)準(zhǔn)單元（CBIC）； 全定制；（FCIC）； ASIC設(shè)計(jì)SOPC/SOC混合ASIC設(shè)計(jì)0.2 EDA技術(shù)實(shí)現(xiàn)目標(biāo)作為EDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASIC，通過三種途徑來完成：*第19頁與EDA基本特征有關(guān)的幾個(gè)概念 自頂向下的設(shè)計(jì)方法 10年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”（Bottom-Up）地構(gòu)造出一

16、個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦地建造金字塔，不僅效率低、成本高而且還容易出錯(cuò)。高層次設(shè)計(jì)給我們提供了一種自頂向下（Top-Down）的全新的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具 生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。*第20頁 方案論證與

17、系統(tǒng)級(jí)構(gòu)建獨(dú)立于硬件的系統(tǒng)行為評(píng)估和設(shè)計(jì)。系統(tǒng)仿真：包括系統(tǒng)級(jí)的硬件設(shè)計(jì)與仿真，軟件設(shè)計(jì)與仿真現(xiàn)代電子系統(tǒng)設(shè)計(jì)流程將硬件系統(tǒng)設(shè)計(jì)文件轉(zhuǎn)換成可綜合（RTL）硬件描述語言（HDL）。 進(jìn)行功能仿真將硬件描述語言轉(zhuǎn)換成標(biāo)準(zhǔn)網(wǎng)表文件，如EDIF、VHDL、Verilog等通過結(jié)構(gòu)綜合或適配（芯片內(nèi)的布線布局），將標(biāo)準(zhǔn)網(wǎng)表文件轉(zhuǎn)換成芯片下載文件。進(jìn)行時(shí)序仿真硬件系統(tǒng)實(shí)現(xiàn)。硬件系統(tǒng)測試與調(diào)試HARDWEAR DEBUGERRING軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING系統(tǒng)設(shè)計(jì)完成傳統(tǒng)電子系統(tǒng)設(shè)計(jì)流程根據(jù)方案和系統(tǒng)指標(biāo)選購硬件，并設(shè)計(jì)電路板，即硬件系統(tǒng)實(shí)際自頂向下的設(shè)計(jì)流程自底向上的設(shè)計(jì)流

18、程方案論證，與算法確定軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING硬件系統(tǒng)測試與調(diào)試系統(tǒng)設(shè)計(jì)完成，或系統(tǒng)中的某一模塊實(shí)際完成EDA設(shè)計(jì)流程與傳統(tǒng)技術(shù)設(shè)計(jì)流程比較*第21頁 ASIC設(shè)計(jì)現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ASIC (Application Specific Integrated Circuits)芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC（也稱為可編程邏輯器件）。設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片

19、上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。*第22頁 半定制ASIC芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí) 間。可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期?？删幊踢壿嬈骷云呤甏詠?，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，

20、其中 CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)千萬門/片，它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。*第23頁 硬件描述語言 硬件描述語言（HDL-Hardware Description Language）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。 例如一個(gè)32位的加法器，利用圖形輸入軟件需要

21、輸入500至1000個(gè)門，而利用VHDL語言只需要書寫一行A=B+C即可，而且VHDL語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語言，如ABEL-HDL、AHDL，是由不同的EDA廠商開發(fā)的，互相不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。 為了克服以上缺陷，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標(biāo)準(zhǔn)（IEEE STD-1076）。還有我們將介紹的ABEL語言，他們都是標(biāo)準(zhǔn)的硬件描述語言。*第24頁 EDA技術(shù)的主要設(shè)計(jì)對象是

22、超大規(guī)模專用集成電路，怎樣對一片超大規(guī)模集成電路進(jìn)行功能劃分、行為描述、邏輯綜合、時(shí)序分析、故障測試、形式驗(yàn)證是EDA技術(shù)解決的主要問題。EDA工具是一種以計(jì)算機(jī)為基本工作平臺(tái)，利用計(jì)算機(jī)圖形學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以及人工智能學(xué)等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開發(fā)出來的一整套軟件工具，是一種幫助電子設(shè)計(jì)工程師從事電子元件產(chǎn)品和系統(tǒng)設(shè)計(jì)的綜合工具。EDA技術(shù)的主要特征是:硬件工具采用工作站和高檔微機(jī)，軟件采用EDA工具，功能包括:原理圖輸入、硬件描述語言輸入、波型輸入、仿真設(shè)計(jì)、可測試設(shè)計(jì)、邏輯綜合、形式驗(yàn)證、時(shí)序分析等各個(gè)方面。設(shè)計(jì)方法采用自頂向下的方法，設(shè)計(jì)工作從高層開始，使用標(biāo)準(zhǔn)化硬件描

23、述語言(VHD或Verilog HDL等)描述電路行為，自頂向下跨過各個(gè)層次，完成整個(gè)電子系統(tǒng)的設(shè)計(jì)。 *第25頁EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是： 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2)如果某一過程存在錯(cuò)誤，查找和修改十分不便。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。 4)對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。EDA技術(shù)有很大不同： 1)采用硬件描述語言作為設(shè)計(jì)輸入。 2)庫(Library)的引入。 3)設(shè)計(jì)文檔的管理。 4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)具有自主知識(shí)產(chǎn)權(quán)。 6)

24、開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測試技術(shù)。 9)對設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。10)高速性能好。11)純硬件系統(tǒng)的高可靠性。*第26頁EDA技術(shù)的基本設(shè)計(jì)方法 電路級(jí)設(shè)計(jì) 電子工程師接受系統(tǒng)設(shè)計(jì)任務(wù)后，首先確定設(shè)計(jì)方案，同時(shí)要選擇能實(shí)現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計(jì)電路原理圖。接著進(jìn)行第一次仿真，包括數(shù)字電路的邏輯模擬、故障分析、模擬電路的交直流分析、瞬態(tài)分析。系統(tǒng)在進(jìn)行仿真時(shí)，必須要有元件模型庫的支持，計(jì)算機(jī)上模擬的輸入輸出波形代替了實(shí)際電路調(diào)試中的信號(hào)源和示波器。這

25、一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作 PCB板之前還可以進(jìn)行后分析，包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并且可以將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真，這一次仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。*第27頁由此可見，電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生之前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)過程中出現(xiàn)的缺陷消滅在設(shè)計(jì)階段，不僅縮短了開發(fā)時(shí)間，也降低了開發(fā)成本。 系統(tǒng)級(jí)設(shè)計(jì) 進(jìn)入90年代以來，電子信息類產(chǎn)品的開發(fā)出現(xiàn)了兩個(gè)明顯的

26、特點(diǎn)：一是產(chǎn)品的復(fù)雜程度加深，二是產(chǎn)品的上市時(shí)限緊迫。然而電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入，仿真和分析，設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢，為此引入了一種高層次的電子設(shè)計(jì)方法，也稱為系統(tǒng)級(jí)的設(shè)計(jì)方法。*第28頁 高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無須通過門級(jí)原理圖描述電路，而是針對設(shè)計(jì)目標(biāo)進(jìn)行功能描述，由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的概念構(gòu)思與方案上，一旦這些概念構(gòu)思以高層次描述的形式輸入計(jì)算機(jī)后，EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。 高層次設(shè)計(jì)步驟如下：第一步：

27、按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。第二步： 輸入VHDL代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖，狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 *第29頁 第三步：將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。對于大型設(shè)計(jì)，還要進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷τ诖笮驮O(shè)計(jì)，綜合、適配要花費(fèi)數(shù)小時(shí)，在綜合前對源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間，一般情況下，可略去這一仿真步驟。 第四步：利用綜合器對VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)表文件,這是將高層次 描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASI

28、C芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫支持下才能完成。綜合后，可利用產(chǎn)生的網(wǎng)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉及具體器件的硬件特性，較為粗略。一般設(shè)計(jì)，這一仿真步驟也可略去。 *第30頁第五步：利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；適配后的仿真模型；器件編程文件。 根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯

29、片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改VHDL源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。第六步：將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。*第31頁1超大規(guī)?？删幊踢壿嬈骷F(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個(gè)電子系統(tǒng)可能由數(shù)萬個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ASIC (Application Specific Integrated Circuits)芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分

30、為：全定制ASIC，半定制ASIC，可編程ASIC（也稱為可編程邏輯器件）。*第32頁2半定制或全定制ASIC設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速 度快、功耗低。缺點(diǎn)是：開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。半定制ASIC芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。*第33頁3可編程邏輯芯片 可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計(jì)人員完成版

31、圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。 可編程邏輯器件自七十年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中 CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬門/片，它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。 上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。 *第34頁數(shù)字集成電路標(biāo)準(zhǔn)電路用戶定制電路R

32、AM、ROM、SSI、LSI 如74系列、40系列軟件組態(tài)的微處理器 如CPU、DSP、PLC全定制電路半定制電路可編程器件(ASIC)門陣列標(biāo)準(zhǔn)單元陣列FPGA數(shù)字集成電路（系統(tǒng)）的分類PROM、PLA、PAL、GAL、CPLD*第35頁FPGA和CPLD分別是現(xiàn)場可編程門陣列和復(fù)雜可編程邏輯器件的簡稱，現(xiàn)在，F(xiàn)PGA和CPLD器件的應(yīng)用已十分廣泛，它們將隨著EDA技術(shù)的發(fā)展而成為電子設(shè)計(jì)領(lǐng)域的重要角色。國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有市場份額較大的主要是Xilinx，Altera，Lattice三家公司，Xilinx公司的FPGA器件有XC2000，XC3000，XC

33、4000,XC4000E，XC4000XLA,XC5200系列等，可用門數(shù)120018000;Altera公司的CPLD器件FLEX6000,FLEX8000,FLEX10K,FLEX10KE*第36頁FPGA在結(jié)構(gòu)上主要分為三個(gè)部分，即可編程邏輯單元，可編程輸入輸出單元和可編程連線三個(gè)部分。CPLD在結(jié)構(gòu)上主要包括三個(gè)部分，即可編程邏輯宏單元，可編程輸入輸出單元和可編程內(nèi)部連線。高集成度、高速度和高可靠性是FPGA/CPLD最明顯的特點(diǎn)，其時(shí)鐘延時(shí)可小至ns級(jí).結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面有著非常廣闊的應(yīng)用前景。*第37頁目前，PLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的主要手段。傳

34、統(tǒng)的編程技術(shù)是將PLD器件插在編程器上進(jìn)行編程，而“在系統(tǒng)可編程”(ISP，即In-System Programmable)邏輯器件的問世，將可編程器件的優(yōu)越性發(fā)揮到了極致。ISP技術(shù)就是直接在用戶設(shè)計(jì)目標(biāo)系統(tǒng)中或線路板上對PLD器件進(jìn)行編程的技術(shù)。打破了使用PLD必先編程后裝配的慣例，可以先裝配后編程，成為產(chǎn)品后還可反復(fù)編程。ISP允許用戶“在系統(tǒng)中” 編程和修改邏輯，給使用者提供了在不修改系統(tǒng)硬件設(shè)計(jì)的條件下重構(gòu)系統(tǒng)的能力和硬件升級(jí)能力，使硬件修改變得像軟件修改一樣方便，系統(tǒng)的可靠性因此而提高。 *第38頁Lattice的部分ISP器件*第39頁Lattice的部分ISP器件*第40頁4.

35、 主要PLD器件介紹下面簡單介紹Altera全系列CPLD的性能特點(diǎn)。 Classic系列 Classic系列是Altera公司最早的產(chǎn)品系列，其集成度可達(dá)900可用門、68個(gè)引腳。工業(yè)標(biāo)準(zhǔn)的Classic系列由一個(gè)具有公共互連邏輯的陣列構(gòu)成，適合于集成度低、價(jià)格便宜的場合使用。該系列具有獨(dú)特的“0”功耗(ZeroPower)模式，維持狀態(tài)的電流只有微安量級(jí)，這對于低功耗的應(yīng)用非常理想。該系列基于EPROM工藝，編程信息不易丟失。*第41頁 MAX 3000A系列 MAX 3000A系列是Altera的廉價(jià)、高集成度的可編程邏輯系列，集成度范圍為6005000可用門、32256個(gè)宏單元、341

36、58個(gè)可用I/O引腳。這些基于EEPROM的器件組合傳輸延遲快至4.5ns，16位計(jì)數(shù)器頻率達(dá)192.3MHz。MAX 3000A器件具有多個(gè)系統(tǒng)時(shí)鐘，還具有可編程的速度/功耗控制功能。MAX 3000A器件提供JTAG BST回路和ISP支持，工業(yè)標(biāo)準(zhǔn)四引腳JTIG接口實(shí)現(xiàn)在線編程。這些器件也支持熱拔插和多電壓接口，其 I/O引腳與5.0V、3.3V和2.5V邏輯電平相容。*第42頁 MAX 5000系列MAX 5000系列是Altera的第一代MAX器件，廣泛應(yīng)用于需要高級(jí)組合邏輯的低成本場合。這類器件的集成度為6003750可用門、28100個(gè)引腳?；贓PROM的MAX 5000器件的

37、編程信息不易丟失，可用紫外光進(jìn)行擦除。由于該系列器件已很成熟，加之 Altera公司對其不斷改進(jìn)和采用更先進(jìn)的工藝，使得MAX 5000器件每個(gè)宏單元的價(jià)格接近于大批量生產(chǎn)的ASIC和門陣列。*第43頁 MAX 7000系列MAX 7000系列是Altera公司速度最快的可編程器件，其集成度(包括MAX 7000E、 MAX 7000S和MAX 7000A器件)為60010000可用門、32256個(gè)宏單元及36212個(gè)用戶I/O引腳。這些基于EEPROM的器件組合傳輸延遲快至4.5ns，16位計(jì)數(shù)器的頻率可達(dá)192.3MHz。此外，MAX 7000器件輸入寄存器的建立時(shí)間非常短，能提供多個(gè)系統(tǒng)

38、時(shí)鐘且有可編程的速度.功耗控制。MAX 7000E是MAX 7000系列的增強(qiáng)型，具有更高的集成度。MAX 7000S器件也具有MAX 7000E器件的增強(qiáng)特性，且支持JTAG的邊界掃描測試(BST)回路和ISP。*第44頁MAX 7000A器件通過嵌入IEEE標(biāo)準(zhǔn)1149.1(JTAG)接口支持3.3VISP，并具有高級(jí)引腳鎖定功能。這種器件具有節(jié)能模式，用戶可以將信號(hào)通路或整個(gè)器件定義為低功耗模式。因?yàn)榇蠖鄶?shù)邏輯應(yīng)用中只要求小部分邏輯門工作在上限頻率上，所以使用這一特性，可使器件整體能耗減少50%以上。MAX 7000還具有可編程壓擺率控制、六個(gè)引腳或邏輯驅(qū)動(dòng)輸出使能信號(hào)、快速建立時(shí)間的輸

39、入寄存器、多電壓I/O接口能力和擴(kuò)展乘積項(xiàng)分布可配置等結(jié)構(gòu)特性。 *第45頁 MAX 9000系列 MAX 9000系列把MAX 7000的高效宏單元結(jié)構(gòu)與FLEX的高性能、延遲可預(yù)測的快速通道(Fast Track)互連結(jié)構(gòu)結(jié)合在一體，適用于系統(tǒng)級(jí)功能集成。MAX 9000采用EEPROM技術(shù)。MAX 9000器件的集成度為600012 000可用門、320560個(gè)宏單元及多達(dá) 216個(gè)用戶I/O引腳。MAX 9000器件適用于用PLD的高性能和ISP的靈活性進(jìn)行門陣列設(shè)計(jì)的場合。*第46頁 FLEX 6000系列 FLEX 6000系列為大容量設(shè)計(jì)提供了一種低成本可編程的交織式門陣列。該器

40、件采用 Opti FLEX結(jié)構(gòu)，它由許多含有一個(gè)4輸入查找表、一個(gè)寄存器以及作為進(jìn)位鏈和級(jí)聯(lián)鏈功能的專用通道的邏輯單元(1E)組成。每10個(gè)LE組成一個(gè)邏輯陣列塊(LAB)。FLEX 6000器件也含有可重構(gòu)的SRAM單元，設(shè)計(jì)者在設(shè)計(jì)初期直到設(shè)計(jì)測試過程中可以靈活、迅速地更改其設(shè)計(jì)。FLEX 6000系列提供1600025000個(gè)可用門、13201960個(gè)LE及 117218個(gè)用戶I/O引腳。此外，F(xiàn)LEX 6000能夠?qū)崿F(xiàn)在線重配置并提供多電壓I/O接口操作。 *第47頁 FLEX 8000系列FLEX 8000系列適合于需要大量寄存器和I/O引腳的應(yīng)用系統(tǒng)。該系列器件的集成度為25001

41、6 000可用門、2821500個(gè)寄存器以及78208個(gè)用戶I/O引腳。FLEX 8000能夠通過外部配置EPROM或智能控制器進(jìn)行在線配置。FLEX 8000還提供了多電壓I/O接口，允許器件橋接在以不同電壓工作的系統(tǒng)中。這些特點(diǎn)和其高性能、速度可預(yù)測的互連方式，使得FLEX 8000像基于乘積項(xiàng)結(jié)構(gòu)的器件一樣容易使用。低功耗維持狀態(tài)及在線重新配置等特點(diǎn)使得FLEX 8000非常適用于PC機(jī)插卡、由電池供電的儀器以及多功能的電信卡。*第48頁 FLEX 10K系列 FLEX 10K器件系列是第一款多達(dá)25萬門的嵌入式PLD，該系列包括FLEX 1OA、 FLEXl0KB和FLEXl0KE。F

42、LEXl0K的高密度和易于在設(shè)計(jì)中實(shí)現(xiàn)復(fù)雜宏函數(shù)與存儲(chǔ)器，因此可以適應(yīng)系統(tǒng)級(jí)設(shè)計(jì)的需求。每個(gè)FLEXl0K器件都包含一個(gè)嵌入式陣列，它為設(shè)計(jì)者提供了有效的嵌入式門陣列和靈活的可編程邏輯。嵌入式陣列是由一系列嵌入式陣列塊(EAB)組成的，它能夠用來實(shí)現(xiàn)各種存儲(chǔ)器和復(fù)雜邏輯功能。另外，F(xiàn)LEXl0K器件能夠通過外部配置EPROM或智能控制器進(jìn)行在電路(在系統(tǒng))配置。FLEXl0K器件也提供多電壓(Multivolt)I/O接口，它允許器件橋接在以不同電壓工作的系統(tǒng)中。FLEX 10K還具有多個(gè)低失真時(shí)鐘、時(shí)鐘鎖定和時(shí)鐘自舉鎖相環(huán)(PLL)電路以及內(nèi)部三態(tài)總線等特性。所有這些特點(diǎn)使得FLEXl0K器

43、件成為替代傳統(tǒng)專用門陣列的理想選擇.*第49頁2.5V、0.25btm的FLEXl0KE器件支持實(shí)現(xiàn)高效雙端口RAM，進(jìn)一步增強(qiáng)了FLEX 10K系列器件的性能。用FLEX 10KE設(shè)計(jì)的3.3V PCI比用FLEX 10KA所設(shè)計(jì)的平均要快20%30%。*第50頁 ACEX 1K系列 ACEXlK系列是Altera最新推出的基于查找表結(jié)構(gòu)的CPLD，具有高性能、低價(jià)格特性。MAX+PLUS II V9.6以上版本支持ACEXlK系列器件的開發(fā)。 *第51頁 APEX 20K系列 APEX 20K系列器件具有集LUT、PT和存儲(chǔ)器于一體的多核結(jié)構(gòu)，這種特性能將各種子系統(tǒng)如處理器、存儲(chǔ)器及接口功

44、能集成在單個(gè)芯片上。APEX 20K系列七種器件的典型門數(shù)從1萬門到100萬門。Altera的第四代可編程邏輯器件開發(fā)工具軟件Quartus支持 APEX 20K系列器件。 *第52頁3.最新PLD器件介紹 CPLDMAX II Altera推出的MAX II器件系列是有史以來成本最低的CPLD。MAX II器件基于突破性的新型CPLD架構(gòu)，提供業(yè)界所有CPLD系列中單個(gè)I/O管腳最低成本和最小功耗。通過采用低功耗處理技術(shù)，MAX II器件和前一代MAX器件相比，成本減半，功耗只有十分之一，并具四倍的密度和兩倍的性能。 這種上電即用、非易失性的器件系列用于通用的低密度邏輯應(yīng)用環(huán)境。除了給予傳統(tǒng)

45、CPLD設(shè)計(jì)最低的成本，MAX II器件還將成本和功耗優(yōu)勢引入了高密度領(lǐng)域，使設(shè)計(jì)者可以采用MAX II器件替代高成本或高功耗的ASSP和標(biāo)準(zhǔn)邏輯器件。*第53頁 MAX II器件實(shí)現(xiàn)了高層次的功能集成以減少系統(tǒng)設(shè)計(jì)成本。十分之一的功耗（和3.3V MAX器件相比） 1.8V內(nèi)核電壓以減小功耗，提高可靠性。支持內(nèi)部時(shí)鐘頻率高達(dá)300 MHz ,兩倍的性能（和3.3V MAX器件相比）。內(nèi)置用戶非易失性Flash存儲(chǔ)器塊，通過取代分立式非易失性存儲(chǔ)器件減少芯片數(shù)量，器件在工作狀態(tài)時(shí)能夠下載第二個(gè)設(shè)計(jì)，降低遠(yuǎn)程現(xiàn)場升級(jí)的成本，片內(nèi)電壓調(diào)整器支持3.3V、2.5V或1.8V電源輸入。減少電源電壓種類

46、，簡化單板設(shè)計(jì)。*第54頁 FPGACyclone II FPGAAltera推出的Cyclone II FPGA是Cyclone系列低成本FPGA中的最新產(chǎn)品。Altera于2002年推出的Cyclone器件系列永遠(yuǎn)地改變了整個(gè)FPGA行業(yè)，帶給市場第一也是唯一的以最低成本為基礎(chǔ)而設(shè)計(jì)的FPGA系列產(chǎn)品。 Altera采用相同的方法在盡可能小的裸片面積下構(gòu)建了Cyclone II 系列。Cyclone II FPGA系列提供了與其上一代產(chǎn)品相同的優(yōu)勢一套用戶定義的功能、業(yè)界領(lǐng)先的性能、低功耗但具有更多的密度和功能，極大地降低了成本。Cyclone II 器件擴(kuò)展了低成本FPGA的密度，最多達(dá)

47、68，416個(gè)邏輯單元（LE）和1.1M比特的嵌入式存儲(chǔ)器。 *第55頁Cyclone II器件的制造基于300mm晶圓，采用臺(tái)積電90nm、低K值電介質(zhì)工藝，這種可靠工藝也曾被用于Altera的Stratix II器件。這種工藝技術(shù)確保了快速有效性和低成本。通過使硅片面積最小化，Cyclone II器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和ASIC競爭。Cyclone II FPGA系列具有多達(dá)68,416 LE用于高密度應(yīng)用多達(dá)1.1兆比特的嵌入式處理器用于通用存儲(chǔ)，多達(dá)150個(gè)18x18 嵌入式處理器用于低成本數(shù)字信號(hào)處理（DSP）應(yīng)用專用外部存儲(chǔ)器接口電路用以連接DDR2、DDR和SDR SDRAM以及QDRII SRAM存儲(chǔ)器件，最多4個(gè)嵌入式PLL，用于片內(nèi)和片外系統(tǒng)時(shí)鐘管理*第56頁支持單端I/O標(biāo)準(zhǔn)用于64-bit/66-MHz PCI和64-bit/100-MHz PCI-X (