計算機硬件課程設(shè)計指導(dǎo)書

1、38/38可編程集成電路基礎(chǔ)1.1 概述1.2 在系統(tǒng)可編程邏輯器件的結(jié)構(gòu) 1.2.1 ispLSI1016 1.2.2 編程接口和編程 硬件描述語言VHDL基礎(chǔ) 2.1 概述2.2 VHDL語言語法規(guī)則2.2.1 標(biāo)識符 （ Identifiers） 2.2.2 數(shù)據(jù)對象 ( Data Objects )2.2.3 數(shù)據(jù)類型 ( Data Types )2.2.4 運算符 ( Operators)2.3 VHDL的語句結(jié)構(gòu)分類2.3.1 庫2.3.2 實體說明2.3.3 結(jié)構(gòu)定義2.4 順序語句2.4.1 信號賦值語句2.4.2 變量賦值語句2.4.3 if_then_else語句2.4.4

2、 case_when語句2.5 并行語句2.5.1 when_else語句2.5.2 with_select_when語句 2.6 結(jié)構(gòu)體的子結(jié)構(gòu)描述2.6.1 block語句2.6.2 Proess ( 進(jìn)程 ) 語句2.6.3 子程序2.6.4 程序包 2.7 基本邏輯電路設(shè)計ispDesignEXPERT 開發(fā)系統(tǒng)設(shè)計示例第二章 硬件描述語言VHDL基礎(chǔ)2.1 概 述隨著集成電路的設(shè)計規(guī)模的增大和復(fù)雜程度日益增高，傳統(tǒng)的數(shù)字電路設(shè)計方法不適合設(shè)計大規(guī)模的系統(tǒng)。眾多軟件公司開發(fā)研制了具有自己特色的電路硬件描述語言（Hardware Description Language,HDL），存在著

3、很大的差異，因此，需要一種強大的、標(biāo)準(zhǔn)化的硬件描述語言，作為可相互交流的設(shè)計環(huán)境。美國國防部在80年代初提出了VHSIC（Very High Speed Integrated Circuit）計劃，其目的是為大規(guī)模集成電路設(shè)計，建立一項新的描述方法。1981年提出了一種新的HDL，稱之為VHSIC Hardware Description Language，簡稱為VHDL，VHDL語言可描述一個數(shù)字電路的輸入、輸出以 與相互間的行為與功能，它特有的層次性設(shè)計語法結(jié)構(gòu)適合大型設(shè)計項目的團隊合作，是目前最通用的硬件描述語言。這種語言有如下的諸多優(yōu)點：1. 可描述復(fù)雜的數(shù)字電路系統(tǒng)；2成為國際的硬件

4、描述語言標(biāo)準(zhǔn)，1987年被采納為IEEE1076標(biāo)準(zhǔn)3與硬件獨立，一個設(shè)計可用于不同的硬件結(jié)構(gòu)，而且設(shè)計時不必了解過多的硬件細(xì)節(jié)；4有豐富的軟件支持VHDL的綜合和仿真，從而能在設(shè)計階段就能發(fā)現(xiàn)設(shè)計中的Bug，縮短設(shè)計時間，降低成本；5VHDL有良好的可讀性，容易理解。2.2 VHDL語言的語法規(guī)則2.2.1VHDL標(biāo)識符（Identifiers）基本標(biāo)識符由字母、數(shù)字和下劃線組成；第一個字符必須是字母；最后一個字符不能是下劃線；不允許連續(xù)2個下劃線；保留字(關(guān)鍵字)不能用于標(biāo)識符；大小寫是等效的。數(shù)據(jù)對象 （ Data Objects ）VHDL中常用的數(shù)據(jù)對象有：常量、信號和變量，常量相當(dāng)

5、于電路中的恒定電平，信號和變量相當(dāng)于電路中的連線和連線上的信號值。1 常量 (Constant)常量聲明即為一個常量名賦予一個固定值，其一般格式為：CONSTANT 常量名：數(shù)據(jù)類型：=表達(dá)式；常量可在Library、Entity、Architecture、Process 中進(jìn)行定義，其有效范圍也相應(yīng)限定。例如：CONSTANT w: integer := 8;- “w” 是整數(shù)類型的常數(shù),其值為“8”2 信號 (Signal)信號沒有方向性，是一個全局量，用于進(jìn)程之間的通信，聲明電路內(nèi)部的信號。在Entity中和Architecture中聲明，信號聲明語句格式為：SIGNAL 信號名：數(shù)據(jù)類

6、型 約束條件：=表達(dá)式；例如：SIGNAL GROUND: BIT : = 0 ;符號“：=”表示直接賦值，用于指定信號的初始值。信號賦值語句的格式為： 信號名 = 表達(dá)式 AFTER 時間表達(dá)式；其中時間表達(dá)式指定延遲時間，如果省略AFTER語句，則延遲時間取默認(rèn)值。3 變量 (Variable)變量屬于臨時數(shù)據(jù)，沒有物理意義，只能在Process和Function中定義，并只在其內(nèi)部有效。其聲明格式為：variable 變量名： 數(shù)據(jù)類型 約束條件：=表達(dá)式；例如：variable count: INTEGER RANCE 0 TO 255:=10;變量count為整數(shù)類型，RANCE 0

7、 TO 255是對類型INTEGER的附加限制，該語句一旦執(zhí)行，立即將初始值10賦予變量。2.2.3數(shù)據(jù)類型VHDL的數(shù)據(jù)類型定義非常嚴(yán)格，規(guī)定每一個對象都必須有明確的數(shù)據(jù)類型。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號為非法。賦予一個值的對象只有一個類型，且只能具有該類型的值。1. 定義數(shù)據(jù)類型在std庫中有一個標(biāo)準(zhǔn)程序包，其中定義了一些預(yù)定義的數(shù)據(jù)類型。用VHDL編寫程序時，該庫自動打開，所以使用這些數(shù)據(jù)類型時，不需要再次打開。常用的預(yù)定義的數(shù)據(jù)類型如下：(1)整數(shù)(Integer) VHDL的算術(shù)運算符均定義范圍為32位的整數(shù)。描述算術(shù)運算時，一般使用整數(shù)類型，但是使用整數(shù)很

8、難表示未知或三態(tài)等邏輯狀態(tài)。(2)實數(shù)(Real) 實數(shù)取值范圍為-1.0E38+1.0E38。由于處理實數(shù)的運算需要大量資源，故一般可編程邏輯器件開發(fā)系統(tǒng)中的VHDL綜合器不支持這種數(shù)據(jù)類型。(3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強。位只能取值0或1，其值放在單引號中；位矢量為雙引號括的一組位數(shù)據(jù)，一般表示總線的狀態(tài)，如：“001100” X”00cce2000” X表示是十六進(jìn)制。(4)布爾(Boolean) 布爾數(shù)據(jù)類型經(jīng)常用于邏輯關(guān)系運算中，其取值只有TRUE或FALSE。(5)字符(CHARACTER) 當(dāng)對一個變量執(zhí)行字符賦值操作時，應(yīng)先聲明后賦

9、值。例如將字符A賦給變量C，聲明如下： variable C： character；然后執(zhí)行賦值操作： C：= A； 其中字符A放在單引號中。(6)時間(Time)時間是一個物理量，其格式如下： TYPE 數(shù)據(jù)類型名 Is 范圍； UNITS 基本單位； 單位； END UNITS； 例如，在STD庫中的STANDARD程序包中，如下定義時間類型： TYPE Time IS -2147483647 TO 2147483647； UNITS fs；ps=1000 fs；us=1000 ps；us=1000 ns；ms=1000 us；sec=1000 ms；min=60 sec；hr=60 mi

10、n；END UNITS；2. IEEE預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)類型VHDL的標(biāo)準(zhǔn)數(shù)據(jù)“BIT”類型是一個不可描述高阻狀態(tài)的邏輯數(shù)據(jù)類型，定義為該類型的數(shù)據(jù)對象的取值是0或1。在IEEE庫中的程序包STD_LOGIC_1164中定義了包含高阻(Z)和不定(X)狀態(tài)的標(biāo)準(zhǔn)邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。使用這類數(shù)據(jù)類型時，必須寫出庫聲明語句和使用程序包集合的聲明語句。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實際的需要定義數(shù)據(jù)類型。用戶定義的數(shù)據(jù)類型格式：TYPE 數(shù)據(jù)類型名 數(shù)據(jù)類型名 數(shù)據(jù)類型定義；可以由用戶定義的數(shù)據(jù)類型有：枚舉(

11、Enumerated)類型、整數(shù)(Integer)類型、實數(shù)(Real)類型、數(shù)組(Array)類型、存取(Access)類型、文件(File)類型、記錄(Record)類型與時間(Time)類型(物理類型)，常用類型有：(1)枚舉類型枚舉類型是一種特殊的數(shù)據(jù)類型，用符號表示一組實際的二進(jìn)制數(shù)。這種類型適合表示有限狀態(tài)機的狀態(tài)，有助于改善復(fù)雜電路的可讀性。定義格式：TYPE 數(shù)據(jù)類型名 IS (元素，元素，)；例如：TYPE states IS (stO， stl， st2， st3)；在綜合過程中，通常自動編碼枚舉類型。例如將上述語句中的stO編碼為0，以后的元素依次加1。(2)整數(shù)(Int

12、eger)和實數(shù)(Real)類型整數(shù)和實數(shù)類型在標(biāo)準(zhǔn)程序包中已定義。在實際應(yīng)用中，由于數(shù)據(jù)類型的取值范圍比較小，故應(yīng)重新定義。特別要注意限定取值范圍，以提高芯片的利用率。例如，有很多開始學(xué)習(xí)編寫VHDL程序的初學(xué)者，往往忘記添加定義整數(shù)類型名的約束范圍，編寫程序后，綜合也可通過。但是將該程序轉(zhuǎn)換為具體的在系統(tǒng)可編程邏輯芯片的熔絲圖文件時，開發(fā)可編程邏輯器件的系統(tǒng)卻顯示該芯片的資源不夠，即使一個使用非常少的邏輯門和寄存器即可完成的簡單程序也不能夠滿足要求。這是因為不加約束范圍時，EDA開發(fā)軟件將該整數(shù)類型名的整數(shù)范圍定義為默認(rèn)范圍，占用芯片內(nèi)部的資源非常多。定義格式：TYPE 數(shù)據(jù)類型名 Is

13、數(shù)據(jù)類型定義 約束范圍；例如：TYPE digit IS INTEGER RANGE 0 TO 9；TYPE digit IS REAL RANGE -10 TO 10；(3)數(shù)組(Array)類型數(shù)組是一樣類型數(shù)據(jù)集合形成的一個新的數(shù)據(jù)類型，可以是一維或多維數(shù)組，定義格式為：TYPE 數(shù)據(jù)類型名 IS ARRAY 范圍 OF 原數(shù)據(jù)名例如：TYPE word IS ARRAY (15 DOWNTO 0) OF BIT；其中15指定數(shù)組元素的個數(shù)為16個，DOWNTO指定下標(biāo)以降序變化。例如：TYPE matrix IS ARRAY (1 TO 8，1 TO 8) OF BIT；TO指定下標(biāo)以

14、升序變化，按低到高的順序排列8個元素。為了使整個設(shè)計保持一致的設(shè)計風(fēng)格，建議采用關(guān)鍵字“DOWNTO”說明數(shù)組或向量。向量最高位的下標(biāo)值最大，并且處于向量的最左邊。(4)記錄(Record)類型記錄將不同類型的數(shù)據(jù)和數(shù)據(jù)名組織在一起形成一個新的數(shù)據(jù)類型，其定義格式為：TYPE 數(shù)據(jù)類型名 IS RECORD元素名：數(shù)據(jù)類型名；元素名：數(shù)據(jù)類型名；END RECORD；例如：TYPE bank IS RECORDaddr0：STD_ LOGIC_VECTOR(7 DOWNTO 0)；r0： INTEGER；END RECORD；4. 屬性 VHDL中可以具有屬性(attribute)的項(ite

15、ms)如下： (1)類型和子類型。 (2)過程和函數(shù)。 (3)信號、變量和常量。 (4)實體、結(jié)構(gòu)體、配置和程序包。 (5)元件。(6)語句標(biāo)號。 屬性是上述項目的特征，通過預(yù)定義屬性描述語句可以得到預(yù)定義項目的有關(guān)值、功能、類型和范圍。預(yù)定義的屬性類型有：類型(TYPES)、數(shù)組、信號和字符串。定義屬性的一般格式為:項目名屬性表示符；(1)類型(TYPES)的屬性常用類型屬性有： TLEFT：T中最左端的值。 TRIGHT：T中最右端的值。 THIGH：T中的最大值。 TLOW：T中的最小值。 TPOS(n)：參數(shù)n在T中位置序號。 TVAL(n)T中位置為n的值。 TSUCC(n)：得到的

16、值為TVAL(TPOS(n)+1)。 TPRED(n)：得到的值為TVAL(TPOS(n)-1)。 TLEFTOF(n)：得到靠近輸入n的左邊的值。 TRIGHTOF(n)：得到靠近輸入n的右邊的值。 例如： TYPE number IS INTEGER 0 TO 9；i ：=numberLEFT； -i=0i ：=numberRIGHT； -i=9 i ：=numberHIGH； -i=9 i ：=numberLOW； -i=0(2)數(shù)組屬性 常用的數(shù)組屬性有： ALEFT(n)：索引號n的區(qū)間的左端位置序號。 ARIGHT(n)：索引號n的區(qū)間的右端位置序號。 AfHIGH(n)：索引號n

17、的區(qū)間的高端位置序號。 ALOW(n)：索引號n的區(qū)間的低端位置序號。 ALENGTH(n)：索引號n的區(qū)間的長度值。 ARANGE(n)：索引號n的區(qū)間的范圍。 例如： TYPE bitll IS ARRAY (10 TO 20) OF BIT；VARIABLE len： INTEGER； len：=bitllLENGTH； -len=11(3)信號屬性 sDELAYED(t)：延時t個時間單位的信號。sSTABLE(t)：在t個時間單位內(nèi)，如果沒有時間發(fā)生，返回TRUE：否則返回FALSE。sQUIET(t)：如果該信號在t個時間單位內(nèi)沒有發(fā)生變化，返回TRUE：否則返回FALSE。sTR

18、ANSACTION：建立一個BIT類型的信號，當(dāng)s每次改變時，該BIT信號翻轉(zhuǎn)。sEVENT：若在當(dāng)前模擬周期內(nèi)，該信號發(fā)生了某個事件(信號值變化)，返回TRUE：否則返回FALSE。事件(EVENT)要求信號值發(fā)生變化。sACTIVE：若在當(dāng)前模擬周期內(nèi)該信號發(fā)生事件處理，返回TRUE：否則返回FALSE。信號的活躍(ACTIVE)指信號值的任何變化。sLAST_EVENT：該信號前一個事件發(fā)生到現(xiàn)在所經(jīng)過的時間。sLAST_VALUE：該信號在最近一個事件發(fā)生以前的值。sLAST_ACTIVE；從前一個事件處理到現(xiàn)在所經(jīng)過的時間。例如： 表示一個上升沿時鐘clk：clkEVENT AND

19、clk=1； 一種方法NOT clkSTABLE AND clk=1； 另種方法 表示一個下降沿時鐘clk：clkEVENTAND clk=0；2.2.4.VHDL 運算符VHDL 為構(gòu)造計算數(shù)值的表達(dá)式提供了許多預(yù)定義運 算符。預(yù)定義運 算符可分四種類型：算術(shù)運算符、關(guān)系運算符、邏輯運算符與連接運算符。分組算符運算二元運算符+-*/modrem*加減乘除求模求余乘方一元運算符+-abs正號負(fù)號求絕對值關(guān)系運算符=/=相等不等小于大于小于等于 *大于等于二元邏輯運算andornandnorxor邏輯與邏輯或與非或非異或一元邏輯運算not求補連接&連接 *注：（1）其中 = 操作符也用于表示賦值

20、操作；（2） 連接運算符&用于位的連接。用于一維數(shù)組時，右邊的內(nèi)容接在左邊之后形成一個新的數(shù)組。例如：a 和 b 都是具有兩位長度的位矢量，用連接符號連接后 （y = a & b;），y(3) = a(1)， y(0)= b(0)。VHDL語句結(jié)構(gòu)分類VHDL的程序結(jié)構(gòu)由三部分構(gòu)成：庫、實體說明和結(jié)構(gòu)定義。2.3.1. 庫 (LIBRARY)庫是專門存放預(yù)編譯程序包 (package) 的地方, 這樣它們就可以在其它設(shè)計中被調(diào)用。最常用的資源庫為IEEE庫，包含有IEEE標(biāo)準(zhǔn)的程序包，其中std_logic_1164是重要的程序包，大部分基于數(shù)字系統(tǒng)的程序包均以此程序包中所設(shè)定的標(biāo)準(zhǔn)為基礎(chǔ)。一

21、般使用程序包中的數(shù)據(jù)類或子程序時，需要首先聲名程序包所在的庫（使用LIBERARY語句）和程序包的名稱（使用USE語句, USE 語句后跟保留字 ALL, 表示使用庫/ 程序包中的所有定義。）例 庫內(nèi)資源使用舉例LIBRARY ieee; - IEEE 標(biāo)準(zhǔn)庫的標(biāo)志名USE ieee.std_logic_1164.ALL; - 程序包名USE ieee.std_logic_unsigned.ALL;前兩條語句表示打開IEEE標(biāo)準(zhǔn)庫中的std_logic_1164程序包中的所有資源?！癷eee.std_logic_unsigned” 庫允許對 “std_logic” 類型的信號使用某些運算符。V

22、HDL語言描述的對象稱為實體（ENTITY），實體可以代表如CPU那樣的復(fù)雜電路，也可以代表一塊電路板、一個芯片或一個門電路。一個基本設(shè)計實體（Design Entity）由實體說明(Entity Declaration )和結(jié)構(gòu)體 (Architecture Body)兩部分構(gòu)成。實體說明部分規(guī)定了設(shè)計單元的公共信息（輸入輸出端口信號或引腳），而結(jié)構(gòu)體部分定義了設(shè)計單元具體的內(nèi)部特性。2.3.2 實體說 明(entity)實體是設(shè)計中最基本的模塊，用來定義一個IC引腳規(guī)格與基本參數(shù)。其結(jié)構(gòu)如下：ENTITY實體名 IS類屬參數(shù)說明；端口說明；END實體名；實體的通信點是端口 (PORT) ，

23、端口說明是對基本設(shè)計實體單元與外部接口的描述，一般書寫格式為：PORT ( 端口名，端口名，：模式 數(shù)據(jù)類型名;端口名，端口名，：模式 數(shù)據(jù)類型名;端口名，端口名，：模式 數(shù)據(jù)類型名;);每個端口必須定義：信號名: 端口信號名在實體中必須是唯一的屬性: 它包括模式 (MODE): 決定信號的方向；類型 (TYPE): 端口所采用的數(shù)據(jù)類型。端口模式 (MODE) 有以下幾種類型：IN 信號進(jìn)入實體但并不輸出OUT 信號輸 出 到實體外 部，但 不會在內(nèi)部反饋使用INOUT 信號是雙向的 (既可以進(jìn)入實體，也可以離開實體)BUFFER 信號輸出到實體外部, 但同時也在實體內(nèi)部反饋VHDL語言有1

24、0種數(shù)據(jù)類型，在邏輯電路設(shè)計中可以用std_logic說明的位邏輯數(shù)據(jù)bit，也可以使用 std_logic_vector 說明的位矢量 bit_vector 。在使用時，須在實體說明之前增加兩條語句：LIBRARYIEEE;IEEE庫USEIEEE.STD_LOGIC_1164.ALL; 調(diào)用其中STD_LOGIC_1164程序包中所有的資源 (.ALL)例 實體的表述方法舉例如下圖所示，D 是 16-bit 輸入總線，CLK, Reset, 和 OE 是輸入信號，Q 是 16-bit 三態(tài)輸出總線，AD 是 16-bit 雙向總線，INT 是輸出信號, 但也在內(nèi)部使用，AS 是三態(tài)輸出信號

25、圖1. 實體my_design1的外部端口實體 my_design1 的VHDL 表述為：ENTITY my_design1 isPORT (d:IN std_logic_vector (15 downto 0);clk,reset,oe:IN std_logic;q:OUT std_logic_vector (15 downto 0);ad:INOUT std_logic_vector (15 downto 0);int:BUFFER std_logic;as:OUT std_logic);END my_design1;結(jié)構(gòu)體 (Architecture)結(jié)構(gòu)體描述了實體中具體的邏輯功能，格

26、式如下：ARCHITECTURE 結(jié)構(gòu)體名 of 實體名 is定義語句 內(nèi)部信號，常數(shù)，數(shù)據(jù)類型等的定義；BEGIN并發(fā)處理語句；END 結(jié)構(gòu)體名;注：結(jié)構(gòu)體包含的并發(fā)描述語句，語句執(zhí)行的順序與其出現(xiàn)的次序無關(guān)。例 結(jié)構(gòu)體描述方法舉例ENTITY logic ISPORT (a,b :IN std_logic;w, x, y:OUT std_logic;z:OUT std_logic_vector (3 downto 0);END logic;ARCHITECTURE behavior of logic isBEGINy = (a AND b);w = (a OR b);x = 1;z = “

27、0101”;END behavior;2.4 順序語句 (Sequential語句 )順序描述語句按出現(xiàn)的次序順序執(zhí)行，出現(xiàn)在進(jìn)程（Process）或子程序中。VHDL中的順序語句有：2.4.1 信號賦值語句格式為： 信號名 = 信號變量表達(dá)式賦值符號兩邊信號量的類型和長度應(yīng)該一致。2.4.2 變量賦值語句格式為：變量名：= 表達(dá)式；變量賦值僅用在進(jìn)程、函數(shù)和過程中。賦值符號也可為任何對象賦初值。Process，F(xiàn)unction，Procedure中的語句都是順序執(zhí)行的，2.4.3 IF-THEN-ELSE該語句根據(jù)一個或一組條件的布爾運算而選擇某一特定的執(zhí)行通道，其格式如下：IF THEN順

28、序處理語句；ELSIF THEN順序處理語句；ELSE順序處理語句；END IF；例 IF-THEN-ELSE 語句舉例PROCESS (sel, a, b, c, d)BEGINif (sel = “00”) then step = a;elsif (sel = “01”) thenstep = b;elsif (sel = “10”) thenstep = c;else step 順序處理語句;END CASE;CASE 和 IS 間的表達(dá)式取值滿足條件表達(dá)式的值時，程序執(zhí)行由符號=指定的順序處理語句。例 CASE語句舉例library ieee;use ieee.std_logic_11

29、64.all;entity mux isport (a,b,c:in std_logic;output:out std_logic );end mux;ARCHITECTURE archdesign OF muxISSIGNAL option: std_logic_vector(0 TO 1);BEGINdecode: PROCESS (a, b, c, option)BEGINCASE option ISWHEN 00 = output output output output = 0;END CASE;END PROCESS decode;END archdesign;2.4.5 WAIT

30、 語句進(jìn)程（PROCESS）的執(zhí)行過程可以由WAIT等待語句控制，WAIT語句有以下4種格式：WAIT : 無限等待；WAIT ON （信號名表）：當(dāng)其中任何一個信號發(fā)生變化，激活該進(jìn)程；WAIT UNTIL （條件表達(dá)式）：當(dāng)條件表達(dá)式的取值為真時，激活該進(jìn)程；WAIT FOR （時間表達(dá)式）： 給出了進(jìn)程被掛起的最長時間，一旦超過該值，則激活進(jìn)程。2.5 并行 (Concurrent) 語句并行語句位于進(jìn)程外部，語句不分先后，同時執(zhí)行。在此主要講述常用的 WHEN-ELSE 語句和 WITH-SELECT-WHEN 語句。2.5.1 WHEN-ELSE 語句這種條件型信號賦值語句根據(jù)不同的

31、條件，將不同的值賦給信號，其格式如下：信號名=表達(dá)式1when 條件1 else 表達(dá)式2when 條件2 else 表達(dá)式3when 條件3 else 表達(dá)式4when 條件4 else 表達(dá)式5when 條件5 else 在每個表達(dá)式后都跟有“WHEN”指定的條件，滿足該條件時，將表達(dá)式的只賦給信號，最后一個表達(dá)式可以不跟條件，它表明當(dāng)上述條件都不滿足時，將該表達(dá)式的值賦給信號。例 用WHEN-ELSE語句描述四選一多路選擇器library ieee;use ieee.std_logic_1164.all;entity mux4 is port( a,b,c,d,I,j: IN std_l

32、ogic; x: OUT std_logic);end mux4;architecture archmux of mux4issignal s : std_logic_vector (1 downto 0);begins = I&j;x = a when ( s = “00” ) else b when ( s = “01” ) else c when ( s = “10” ) else d;end archmux;2.5.2 WITH-SELECT-WHEN 語句選擇型信號賦值語句用于并行的信號賦值，其格式為：with 表達(dá)式 select 信號名=表達(dá)式1when 條件1 else 表達(dá)式

33、2when 條件2 else 表達(dá)式3when 條件3 else 表達(dá)式n-1when 條件n-1 else 表達(dá)式nwhen 條件n else 注：WITH-SELECT-WHEN 必須指明所有互斥條件例 WITH-WHEN-ELSE語句舉例- 四選一多路開關(guān) (mux)library ieee;use ieee.std_logic_1164.all;entity mux isport (a, b, c, d:in std_logic;s:in std_logic_vector(1 downto 0);x:out std_logic );end mux;architecture archmu

34、x of mux isbeginwith s selectx = a when “00”,- x 根據(jù) s 的不同而賦值 b when “01”, c when “10”, d when “11”;end archmux;小結(jié)：幾種語句的比較語句With-select-whenWhen-elseIf-elseCase-when選擇條件一個信號的不同值，互斥多個信號多種組合，不必互斥多個信號多種組合，不必互斥一個信號的不同值，互斥語句屬性并行并行順序順序用途編碼、譯碼、多路選擇器優(yōu)先編碼器，地址譯碼器優(yōu)先編碼器，地址譯碼器編碼、譯碼、多路選擇器，2.6 結(jié)構(gòu)體的子結(jié)構(gòu)描述一個結(jié)構(gòu)體可以用多個子結(jié)

35、構(gòu)組成, 有利于編程和查錯。 VHDL語言可以使用3種子結(jié)構(gòu)描述語句，即BLOCK語句、PROCESS語句和子程序。2.6.1 BLOCK語句該語句組合結(jié)構(gòu)體中的并行描述語句,可增加并行描述語句與其結(jié)構(gòu)的可讀性,使結(jié)構(gòu)體層次清晰, 對程序的修改和移植非常有用. 該語句的結(jié)構(gòu)為：塊結(jié)構(gòu)名：BLOCKBEGINEND BLOCK塊結(jié)構(gòu)名;BLOCK語句中描述的各個語句可并發(fā)執(zhí)行, 舉例如下:例: 采用BLOCK語句描述二選一電路ENTITY mux IS PORT ( d0,d1: IN BIT;Sel: IN BIT; Q: OUT BIT );END mux;ARCHITECTURE conn

36、ect OF mux IS SIGNAL tmp1, tmp2, tmp3: BIT;BEGINcale:BLOCKBEGIN tmp1 = d0 AND sel;tmp2 = d1 AND ( NOT sel) ;tmp3 = tmp1 OR tmp2;q = tmp3;END BLOCK cale;END connect;其中, cale:為塊結(jié)構(gòu)名, SIGNAL 為信號說明語句的關(guān)鍵字.2.6.2 進(jìn)程 (PROCESS)語句進(jìn)程 (PROCESS)用于描述順序(sequential)事件并且包含在結(jié)構(gòu)體中。順序描述語句按語句出現(xiàn)的次序順序執(zhí)行。進(jìn)程語句的結(jié)構(gòu)為： 進(jìn)程名 ：PROCE

37、SS（ 敏感信號1，敏感信號2， ）BEGINEND PROCESS;進(jìn)程語句包括三部分 :敏感表 (Sensitivity list) :當(dāng)敏感表中 的某個信號變化時進(jìn)程被激活進(jìn)程 (PROCESS) :對行為的描述結(jié)束語句 (END) :描述進(jìn)程的結(jié)束進(jìn)程啟動后，PROCESS中的語句將由上到下逐句執(zhí)行一遍，執(zhí)行到最后一個語句后，返回到開始語句，等待敏感信號的出現(xiàn)，因此，只要PROCESS中指定的敏感信號變化一次，該進(jìn)程就執(zhí)行一次。注：一個結(jié)構(gòu)體可以包含多個進(jìn)程語句；當(dāng)進(jìn)程中使用了WAIT語句時，進(jìn)程不允許帶有敏感信號。例 簡單的進(jìn)程實例:mux: PROCESS(a, b, s)- 敏感

38、表BEGINif ( s = 0 ) thenx = a; else- 定義一段進(jìn)程x = b; end if;END PROCESS mux;這里進(jìn)程mux 對于信號 a, b, s敏感，無論何時,信號 a, b或s發(fā)生變化, 進(jìn)程中的語句將被重新賦值計算。2.6.3 子程序在VHDL中子程序由一系列說明和語句組成，可調(diào)用其他子程序，其本身也可以嵌套子程序。子程序有過程 (PROCEDURE) 和函數(shù) (FUNCTION) 兩種類型。函數(shù)只能用以計算數(shù)值, 而不能用以改變與函數(shù)形參相關(guān)的對象的值。因此，函數(shù)的參量只能是方式為 IN 的信號與常量，而過程的參量可以為 IN，OUT，INOUT

39、方式。過程能返回多個變量, 函數(shù)只能有一個返回值.1. 過程語句 ( Procedure )結(jié)構(gòu)如下：PROCEDURE 過程名（參數(shù)1：參數(shù)2：） IS 定義語句；（變量等定義）BEGIN順序處理語句；（過程處理語句）END 過程名注：過程中的輸入/輸出參數(shù)均應(yīng)列在緊跟過程名的括號中。例 過程舉例：ENTITY PROC IS PORT ( A: IN BIT_VECTOR (0 TO 2);M: OUT BIT_VECTOR (0 TO 2);END PROC;ARCHITECTURE EXAMPLE OF PROC ISPROCEDURE SIMPLE ( W,X,Y: IN BIT;

40、Z: OUT BIT ) ISBEGIN Z=(W AND X) OR Y;END SIMPLE;PROCESS (A)BEGINSIMPLE (A(0),A(1),A(2),M(0);SIMPLE (A(2),A(1),A(0),M(1);SIMPLE (A(1),A(2),A(0),M(2);END PROCESS;END EXAMPLE;2. 函數(shù)語句 ( Function )結(jié)構(gòu)如下：FUNCTION 函數(shù)名（參數(shù)1：參數(shù)2：）RETURN 數(shù)據(jù)類型名 IS定義語句;BEGIN順序處理語句;RETURN 返回變量名;END 函數(shù)名;注：函數(shù)語句括號內(nèi)的所有參數(shù)都是輸入?yún)?shù)或輸入信號，函

41、數(shù)必須以RETURN語句結(jié)束，并且返回一個值。例 函數(shù)舉例：- 此函數(shù)返回兩數(shù)中的較小數(shù)FUNCTION Min( x,y : INTEGER) RETURN INTEGER ISBEGINIF x RETURN 1;WHEN 1 = RETURN 0;WHEN z = RETURN z;END CASE;END Invert;END Logic;2.7 用VHDL描述基本邏輯電路2.7.1 描述組合電路1. 用VHDL語言描述一個如圖所示的三態(tài)門。doutdinen圖3 三態(tài)門程序如下： LIBRARY IEEE； USE IEEESTD_LOGIC_1164.ALL； ENTITY tri

42、_gate IS PORT(din，en ： IN STD_LOGIC； Dout ：OUT STD_LOGIC)； END tri_gate；ARCHITECTURE example OF tri_gate IS BEGIN PROCESS (din，en) BEGIN IF en=l THEN dout = din；ELSE dout =Z；END IF； END PROCESS；END example；2. 用VHDL語言描述如圖所示的電路:cabm圖4 邏輯電路ENTITY combine IS PORT(a，b，c：IN BIT； m：OUT BIT)；END combine； AR

43、CHITECTURE example OF combine IS PROCESS(a， b， c) VARIABLE n： BIT； BEGIN IF a=l THEN n：= b；ELSE n：= C；END IF； m = n； END PROCESS； END example；注：用進(jìn)程描述組合電路時，將輸入信號a、b和c都寫到敏感列表中，保證每個輸入信號的變化均啟動該進(jìn)程，引起輸出信號發(fā)生變化；否則未列入敏感列表的信號變化不啟動該進(jìn)程，這意味著該進(jìn)程描述的電路引入了鎖存器。設(shè)計時序電路D 型鎖存器描述一個時鐘信號為clk，數(shù)據(jù)輸入信號為data，輸出信號為q的鎖存器。時鐘信號clk為高

44、電平時，輸出信號q隨數(shù)據(jù)信號data變化而變化；為低電平時，輸出信號保持不變，電路處于鎖存狀態(tài)。程序如下：entity latch isport(data，clk：in bit；q：out bit)；end latch；architecture behave Of latch iSbeginprocess(clk，data)beginif（clk= 1）thenq=data；end if；end process；end behave；上升沿觸發(fā)的D型觸發(fā)器帶有異步復(fù)位(reset，高電平有效)、異步置位(set，高電平有效)功能和上升沿觸發(fā)的D型觸發(fā)器。 程序如下： library ieee；

45、 use ieeestd_logic_1164all； entity dff is port(d，clk，reset，set：in std_logic； q：out std_logic)； end dff； architecture async_set_reset of dff is BEGIN setreset：process(clk，reset，set) beginif reset= l then q= 0；elsif set= l then q= 1；elsif rising_edge(clk) then q= d；end if； end process setreset； end as

46、ync_set_reset；程序中rising_edge(clk)表示如果輸入信號clk的上升沿來到時，將輸入信號d賦給輸出信號q。上升沿rising_edge和下降沿fallin_edge函數(shù)包含在標(biāo)準(zhǔn)庫ieeestd_logic_1164a11中，用于描述上升沿和下降沿有效的事件。J_K型觸發(fā)器帶有復(fù)位(-clr,低電平有效)置位(-set，低電平有效)功能和上升沿觸發(fā)的J-K型觸發(fā)器的程序如下；LIBRARY IEEE； USE IEEESTD_LOGIC _1164ALL； ENTITY jkff ISPORT (set，clr，clk，j，k ：IN STD_LOGIC；q，qb ：

47、OUT STD_LOGIC)； END jkff ； ARCHITECTURE rtl OF jkff IS SIGNAL q_s， qb_s： STD_LOGIC； BEGIN PROCESS( set，clr，clk，j，k) BEGIN IF ( set =0) THEN q_s = l； qb_s =0；-置位； ELSIF ( clr =0) THEN q_s = 0； qb_s = 1；-復(fù)位； ELSIF (clk EVENT AND clk=1) THENIF (j =0) AND ( k =1) THEN q_s = 0； qb_s =1；ELSIF (j =1) AND (

48、 k =0) THEN q_s = 1； qb_s =0；ELSIF (j=1) AND ( k=1) THEN q_s = NOT q_s； qb_s = NOT qb_s；END IF； END IF；q = q_s；qb = qb_s；END PROCESS； END rtl；4. 計數(shù)器用VHDL描述一個具有清零和計數(shù)允許功能的十進(jìn)制計數(shù)器，輸入信號為clk，清零控制信號為clr(低電平有效)，計數(shù)允許控制信號為en(高電平有效)。程序如下： library ieee； use ieeestd _logic_1164all； entity counter0 is port( clk，c

49、lr，en：in std_logic； count：out integer range 0 to 15)； end； architecture counter0_arch of counter0 is begin process(clk，clr)variable countl;inteqer range 0 to 15; beginif(clr=0)thencountl:=0; elsif rising_edge(clk)thenif(en=l) thenif countl=9 thencountl:=0； elsecountl：= countl+1； end if； end if； end

50、if；count=countl；end process； end counter0 _arch；5. 寄存器 (Register) 三種描述寄存器的方法1.PROCESS (clk,d)BEGINIF (clkevent and clk=1) THEN - clk 的上升沿q = d;END IF;END PROCESS;2.PROCESS (clk,d)BEGINIF RISING_EDGE (clk) THEN q = d;END IF;END PROCESS;3.PROCESS- 沒有敏感表BEGINWAIT UNTIL clkevent AND clk = 1; - 必須是第一條q 在

51、 ispDesignEXPERT System Project Navigator主窗口中，按File=New Project 菜單建立一個新的工程文件，此時會彈出如下圖所示的 對話框，在該對話框中的 Project Type 欄中，選擇 VHDL 類型，然后，將 該工程文件存盤為 demo.syn。step2- 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，選 擇 Source=New 菜 單。 在 彈 出 的 New Source 對 話 框 中， 選 擇 VHDL Module 類 型。此 時， 軟 件 會 產(chǎn) 生 一 個 如 下

52、圖 所 示 的 New VHDL Source 對 話 框：在 對 話 框 的 各 欄 中， 分 別 填 入 如 上 圖 所 示 的 信 息。 按 OK 鈕 后， 進(jìn) 入 文 本 編 輯 器 - Text Editor 編 輯 VHDL 文 件。Step3-在 Text Editor中輸入如下用VHDL描述的二十進(jìn)制計數(shù)器的程序，存盤返回到ispDesignEXPERT System Project Navigator 項目引導(dǎo)器窗口，輸入的源程序文件demo.vhd顯示在Source in Project中。二十進(jìn)制計數(shù)器程序與說明如下：library ieee;use ieee.std_l

53、ogic_1164.all;use ieee.std_logic_unsigned.all;entity demo isport(clk,clr,en: in std_logic; A,B,C,D,E: out std_logic);end demo;architecture demo_arch of demo issignal count: std_logic_vector(4 downto 0);begin A=count(0); B=count(1); C=count(2); D=count(3); E=count(4); process(clk,clr) Begin if(clr=0)

54、 then 清零（clr）信號有效時， count=00000;計數(shù)器清零 elsif rising_edge(clk) then 時鐘信號的上升沿觸發(fā) if(en=1) then if(count=10011) then 計數(shù)到十進(jìn)制的19時，再來 count=00000;一個計數(shù)時鐘時，計數(shù)器從零開始計數(shù) else count 選中Source in Project源 程 序 區(qū) 中 的 ispLSI1016-80LJ44， 在主窗口右側(cè)選擇Compile Design命令，編譯文件demo.vhd后生成熔絲圖文件（*.jed）。一般來講，第一次輸入的VHDL源程序時都可能存在語法和其他輸

55、入方面的錯誤，此時可選擇菜單 Tools=Synplicity Synplify Synthesis，出現(xiàn)如下窗口。選 Add調(diào)入demo.vhd，然后對demo.vhd文件進(jìn)行編譯、綜合。 若 整 個 編 譯、 綜 合 過 程 無 錯 誤， 該 窗 口 在 綜 合 過 程 結(jié) 束 時 會 自 動 關(guān) 閉。 若 在 此 過 程 中 出 錯， 雙 擊 上 述 Synplify 窗 口 中 Source Files 欄 中 的 demo.vhd 文 件 進(jìn) 行 修 改 并 存 盤， 然 后 按 RUN 鈕 重 新 編 譯。Step5- 編譯和綜合各步驟通過后，要形成可以將程序下載到實驗板上的*.j

56、ed文件，為此，在文本編輯軟件中按照程序編寫一個引腳鎖定文件（*.prn）,將程序中的輸入/輸出信號與實驗板上的ispLSI1016芯片的具體管腳一一對應(yīng)。下面是demo中的二十進(jìn)制計數(shù)器的引腳鎖定文件demo.prn:In/out信號引腳屬性芯片引腳號ClkIn11ClrIn14EnIn24AOut15BOut16COut17DOut18Eout19此后，打開編譯設(shè)計文件的Compile Design的Compile Properties對話框，在Pin文本框中輸入引腳鎖定文件Demo.prn,然后單擊“確定”按鈕，完成引腳鎖定功能。step6- 返回到ispDesignEXPERT Sys

57、tem Project Navigator 項目引導(dǎo)器窗口，選中Source in Project源 程 序 區(qū) 中 的 ispLSI1016-80LJ44， 在主窗口右側(cè)選擇Compile Design命令，編譯文件demo.vhd后生成用于下載的熔絲圖文件demo.jed。下載熔絲圖文件為了下載熔絲圖文件到實驗板的ispLSI1016-80PLCC44芯片中，執(zhí)行如下操作：檢查實驗板的編程接口電纜是否已連接到計算機的并行接口處，如未連好，文件存盤后關(guān)閉計算機，將接口電纜連接好后開機；在ispDesignEXPERT System Project Navigator 左側(cè)的Source in

58、 Project窗口中，選中系統(tǒng)可編程邏輯器件ispLSI1016-80LJ44；在右側(cè)的窗口中，雙擊系統(tǒng)可編程邏輯器件的ISP Daisy Chain Download(蓮花鏈?zhǔn)较螺d)命令，進(jìn)入程序下載操作；雙擊LSC ISP Daisy Chain Download 系統(tǒng)中的SCAN按鈕開始掃描操作，查找用戶實驗板上的ispLSI器件，如果計算機的并行接口和編程接口電纜連接以與編程接口電纜和用戶電路板的連接無誤，則程序?qū)@示用戶電路板的ispLSI集成電路的型號，然后提示Scan Board: successful。在Browse窗口中找到需要下載的.jed文件，并選擇PV(Program

59、 & Verify)選項；按Ctrl+R組合鍵執(zhí)行下載操作，下載結(jié)束后，實驗板上的5個發(fā)光二極管將開始計數(shù)顯示。第四章 設(shè)計示例本章通過一個具有一定應(yīng)用價值的實例，詳細(xì)介紹了用VHDL語言從輸入設(shè)計到編程可編程芯片的各個步驟，該實例設(shè)計已在ispDesignEXPERT開發(fā)系統(tǒng)中完成，并在TDS-1型在系統(tǒng)可編程邏輯集成電路實驗板上得到了驗證，關(guān)于TDS-1型在系統(tǒng)可編程邏輯集成電路實驗板的電路原理可參見該系統(tǒng)的使用說明書。設(shè)計示例：用VHDL編寫程序?qū)崿F(xiàn)數(shù)字頻率計的控制4個十進(jìn)制計數(shù)器在單位時間內(nèi)計數(shù)、停止計數(shù)和清零等邏輯功能。如下圖所示，xclk為待測的輸入信號，clk為8HZ標(biāo)準(zhǔn)信號，作

60、為產(chǎn)生1秒信號的輸入信號。D0-A0為個位十進(jìn)制計數(shù)器的BCD碼輸出信號，D3-A3為千位十進(jìn)制計數(shù)器的BCD碼輸出信號，為實驗板上的LED數(shù)碼管驅(qū)動電路提供輸入信號。D0-A0D1-A1D2-A2D3-A3Xclkclk圖7 4位數(shù)字頻率計該程序由5個進(jìn)程組成，其中進(jìn)程P1-P4分別描述4個十進(jìn)制計數(shù)器，進(jìn)程P5產(chǎn)生計數(shù)器的清零信號clr和計數(shù)允許信號 en，源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fre