74LS74內部結構-引腳圖-管腳-邏輯圖雙D觸發(fā)器、原理圖和真值表以及波形圖分析

1、74LS74 內部結構 引腳圖 管腳 邏輯圖（雙D觸發(fā)器）、原理圖和真值表以及波形圖分析下面介紹一下 74ls74 , 74ls74內部結構，741s74引腳圖，741s74管腳圖，74ls74邏輯圖。在TTL電路中，比較典型的 d觸發(fā)器電路有741s74 。741s74是一個邊沿觸發(fā)器數(shù)字電路器件，每個器件中包含兩個相同的、相互獨立的邊沿觸發(fā)d觸發(fā)器電路。（圖點擊，或下載后可放大）LOGIC DIAGRAM (Each Flip-Flop)2(12)13 WWW.LOGIC SYMBOLVcc = PIN 14GNDhPN 7ch i 可編輯74LS74 www. ch i nadpj. c

2、om腳號引代再引腳功整1占 住CTR9翼位挖號j9 10/4382D1觸贊何母.-1713CKI時制信號9 104914PRI控制34梯56QiQIT同相位施塘&幡位*3 713.000/bNR1微筆成戲為4 卿的找工電源,14腳1力 +5.00V7CpMP地M)一Q2度相也出1曳位：I旗.n卿902同相位,出3.713.004才要用逵工期。11FR2CI.K2畔蚌西號02P0.ZiX201214D2CLIC?% -Vcc觸度信號現(xiàn)位信號0 33/0.339 104 克（圖點擊，或下載后可放大）原理圖和真值表以及波形圖分析邊沿D觸發(fā)器：負跳沿觸發(fā)的主從觸發(fā)器工作時，必須在正跳沿前加入輸入信號。

3、如果在CP高電平期間輸入端出現(xiàn)干擾信號，那么就有可能使觸發(fā)器的狀態(tài)出錯。而邊沿觸發(fā)器允許在 CP觸發(fā)沿來到前一瞬間加入輸入信號。這樣，輸入端受干擾的時間大大縮短，受干擾的可能性就降低了。邊沿D觸發(fā)器也稱為維持-阻塞邊沿D觸發(fā)器。電路結構：該觸發(fā)器由6個與非門組成，其中 G1和G2構成基本RS觸發(fā)器?？删庉媤ww,ch i nadp j-com圖7,8,1邊沿D觸發(fā)器的邏輯圖和送輯符號工作原理：SD和RD接至基本RS觸發(fā)器的輸入端，它們分別是預置和清零端，低電平有效。當 SD=0且RD=1時,不論輸入端 D為何種狀態(tài)，者B會使 Q=1 , Q=0 ,即觸發(fā)器置1 ;當SD=1 且RD=0時，觸發(fā)

4、器的狀態(tài)為 0,SD和RD通常又稱為直接置1和置0端。我們設它們均已 加入了高電平，不影響電路的工作。工作過程如下：.CP=0時，與非門G3和G4封鎖，其輸出Q3=Q4=1 ,觸發(fā)器的狀態(tài)不變。同時，由于Q3至Q5和Q4至Q6的反饋信號將這兩個門打開，因此可接收輸入信號D, Q5=D , Q6=Q5=D。.當CP由0變1時觸發(fā)器翻轉。這時G3和G4打開，它們的輸入 Q3和Q4的狀態(tài)由G5 和G6的輸出狀態(tài)決定。Q3=Q5=D , Q4=Q6=D 。由基本RS觸發(fā)器的邏輯功能可知， Q =D。.觸發(fā)器翻轉后，在 CP=1時輸入信號被封鎖。這是因為G3和G4打開后，它們的輸出 Q3和Q4的狀態(tài)是互

5、補的，即必定有一個是0,若Q3為0,則經G3輸出至G5輸入的反饋線將G5封鎖，即封鎖了 D通往基本RS觸發(fā)器的路徑；該反饋線起到了使觸發(fā)器維持在 0 狀態(tài)和阻止觸發(fā)器變?yōu)?1狀態(tài)的作用，故該反饋線稱為置 0維持線，置1阻塞線。Q4為0時，可編輯將G3和G6封鎖，D端通往基本RS觸發(fā)器的路徑也被封鎖。 Q4輸出端至G6反饋線起到 使觸發(fā)器維持在1狀態(tài)的作用，稱作置1維持線；Q4輸出至G3輸入的反饋線起到阻止觸 發(fā)器置0的作用，稱為置0阻塞線。因此，該觸發(fā)器常稱為維持-阻塞觸發(fā)器?？傊撚|發(fā)器是在CP正跳沿前接受輸入信號， 正跳沿時觸發(fā)翻轉，正跳沿后輸入即被封鎖，三步都是在 正跳沿后完成，所以有

6、邊沿觸發(fā)器之稱。與主從觸發(fā)器相比，同工藝的邊沿觸發(fā)器有更強的抗干擾能力和更高的工作速度。功能描述.狀態(tài)轉移真值表表7 a1邊沿力融發(fā)器的狀態(tài)轉移寡值表1 1碘Q00端狀忿相同G10101111 HYPERLINK http:/www.ch www.ch i nadpj. com.特征方程 Qn+1=D.狀態(tài)轉移圖CP*rn_1T*,*10 口1S7.&.2。觸炭典的狀部轉移圖www. ch i nadp j com 圖 a. 3 工作波印卷可編輯脈沖特性：.建立時間：由圖7.8.4維持阻塞觸發(fā)器的電路可見，由于CP信號是加到門G3和G4上的, 因而在CP上升沿到達之前門 G5和G6輸出端的狀態(tài)

7、必須穩(wěn)定地建立起來。輸入信號到達D端以后，要經過一級門電路白傳輸延遲時間 G5的輸出狀態(tài)才能建立起來 ，而G6的輸出狀 態(tài)需要經過兩級門電路的傳輸延遲時間才能建立，因此D端的輸入信號必須先于 CP的上升沿到達，而且建立時間應滿足：tset 2tpd 。.保持時間：由圖7.8.4可知，為實現(xiàn)邊沿觸發(fā)，應保證CP=1期間門G6的輸出狀態(tài)不變， 不受D端狀態(tài)變化的影響。為此，在 D=0的情況下，當CP上升沿到達以后還要等門G4輸出的低電平返回到門G6的輸入端以后，D端的低電平才允許改變。因此輸入低電平信號的保持時間為tHLRtpd。在D=1的情況下，由于CP上升沿到達后 G3的輸出將G4封鎖, 所以

8、不要求輸入信號繼續(xù)保持不變，故輸入高電平信號的保持時間tHH=0 。.傳輸延遲時間：由圖7.8.3不難推算出，從 CP上升沿到達時開始計算，輸出由高電平變?yōu)?低電平的傳輸延遲時間 tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時間 tPLH分別是：tPHL=3tpd tPLH=2tpdwww. chi nadpj. com /圖7.6.4維持阻塞“觸發(fā)器的電路和動態(tài)波形可編輯.最高時鐘頻率：為保證由門G1G4組成的同步RS觸發(fā)器能可靠地翻轉，CP高電平的持續(xù)時間應大于 tPHL,所以時鐘信號高電平的寬度tWH應大于tPHL。而為了在下一個 CP上升沿到達之前確保門 G5和G6新的輸出 電平得以穩(wěn)定地建

9、立，CP低電平的持續(xù)時間不應小于門G4的傳輸延遲時間和tset之和，即時鐘信號低電平的寬度tWL以set+tpd ,因此得到：最后說明一點，在實際集成觸發(fā)器中，每個門傳輸時間是不同的，并且作了不同形式的簡化，因此上面討論的結果只是一些定性的物理概念。其真實參數(shù)由實驗測定。集成觸發(fā)器：集成D觸發(fā)器的定型產品種類比較多，這里介紹雙 D觸發(fā)器74HC74,實際上，74型號的產品種類較多，比如還有 7474、74H74等。建輯將號引腳分布圖7.8.52觸發(fā)S3 T4HCM的皮貨特目和曳即分布H融次零74HC74的逑崎叨蛇表www. ch I nadpj. com可編輯通過圖7.8.5中的邏輯符號和 D觸發(fā)器74HC74的邏輯功能表我們可以看出，HC