集成電路模擬版圖設(shè)計基礎(chǔ)課件

1、IC模擬版圖設(shè)計第一部分：了解版圖版圖的定義版圖的意義版圖的工具版圖的設(shè)計流程第二部分：版圖設(shè)計基礎(chǔ)認(rèn)識版圖版圖組成兩大部件版圖編輯器電路圖編輯器了解工藝廠商目錄第三部分：版圖的準(zhǔn)備必要文件設(shè)計規(guī)則DRC文件LVS文件第四部分：版圖的藝術(shù)模擬版圖和數(shù)字版圖的首要目標(biāo)首先考慮的三個問題 匹配寄生效應(yīng)噪聲布局規(guī)劃ESD封裝目錄第一部分：了解版圖版圖的定義版圖的意義版圖的工具版圖的設(shè)計流程IC模擬版圖設(shè)計版圖的定義：版圖是在掩膜制造產(chǎn)品上實現(xiàn) 電路功能且滿足電路功耗、性能等，從版圖上減少工藝制造對電路的偏差，提高芯片的精準(zhǔn)性。第一部分：了解版圖電路圖版圖第一部分：了解版圖版圖的意義：1）集成電路掩膜

2、版圖設(shè)計師實現(xiàn)集成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。2）它需要設(shè)計者具有電路系統(tǒng)原理與工藝制造方面的基本知識，設(shè)計出一套符合設(shè)計規(guī)則的“正確”版圖也許并不困難，但是設(shè)計出最大程度體現(xiàn)高性能、低功耗、低成本、能實際可靠工作的芯片版圖缺不是一朝一夕能學(xué)會的本事。第一部分：了解版圖版圖的工具：CadenceVirtuosoDraculaAssuraDivaMentorcalibreSpring soft laker版圖的設(shè)計流程熟悉所需文件對電路的了解版圖布局布線 第一部分：了解版圖DRC/LVSGDSII to FA

3、B工藝廠商提供：.tf .display Design rule 、DRC LVS 文件、PDK、ESD文件、金屬阻值文件第二部分：版圖設(shè)計基礎(chǔ)認(rèn)識版圖版圖組成兩大部件2.1 器件2.2 互連版圖編輯器電路圖編輯器了解工藝廠商IC模擬版圖設(shè)計第二部分：版圖設(shè)計基礎(chǔ)PolyM1CTM2認(rèn)識版圖版圖是電路圖的反映，有兩大組成部分2.1器件2.1.1 MOS管2.1.2 電阻2.1.3 電容2.1.4 三極管（省略）2.1.5 二極管（省略）2.1.6 電感（省略）2.2互連2.2.1金屬（第一層金屬，第二層金屬）2.2.2通孔第二部分：版圖設(shè)計基礎(chǔ)第二部分：版圖設(shè)計基礎(chǔ)2.1 器件2.1.1 MO

4、S管NMOSPMOSMOS管剖面圖2.1 器件2.1.1 MOS管 第二部分：版圖設(shè)計基礎(chǔ) NMOS工藝層立體圖 NMOS版圖第二部分：版圖設(shè)計基礎(chǔ)2.1 器件2.1.1 MOS管 1) NMOS管以TSMC，CMOS，N單阱工藝為例NMOS管，做在P襯底上，溝道為P型，源漏為N型 2) 包括層次：NIMP，N+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過孔 3) MOS管的寬長確定 4) 當(dāng)有PCELL時;當(dāng)無 PCELL時 NMOS版圖第二部分：版圖設(shè)計基礎(chǔ)2.1 器件2.1.1 MOS管 1) NMOS管以TSMC，CMOS，N單阱工藝為例PMOS管，做在N阱中，溝道為N型，源

5、漏為P型 2) 包括層次：NWELL，N阱PIMP，P+注入DIFF，有源區(qū)Poly，柵M1，金屬CONT，過孔 3) MOS管的寬長確定 PMOS版圖反向器第二部分：版圖設(shè)計基礎(chǔ)2.1 器件 器件版圖器件剖面圖及俯視圖第二部分：版圖設(shè)計基礎(chǔ) 2.1.1 MOS管 1)反向器2)NMOS，PMOS3)金屬連線4)關(guān)于Butting Contact部分2.1 器件2.1器件 2.1.2 電阻 選擇合適的類型，由電阻阻值、方塊電阻值，確定 W、L；R=L/W*R0 第二部分：版圖設(shè)計基礎(chǔ)電阻類型電阻版圖2.1器件 2.1.3 電容1) 電容值計算C=L*W*C02) 電容分類： poly電容 MI

6、M電容基于單位面積電容值 MOS電容源漏接地，基于柵電容，C=W*L*Cox第二部分：版圖設(shè)計基礎(chǔ)MIM電容版圖MOS電容版圖2.2互連2.2.1金屬（第一層金屬，第二層金屬） 1) 金屬連線 M1，M2，M3，M42.2.2 通孔2)過孔 Via1，Via2，Via3 第二部分：版圖設(shè)計基礎(chǔ)2.2互連 1) 典型工藝CMOS N阱 1P4M工藝剖面圖 第二部分：版圖設(shè)計基礎(chǔ)連線與孔之間的連接建立LIBRARY第二部分：版圖設(shè)計基礎(chǔ)3. 版圖編輯器 1) virtuoso編輯器CIW窗口 第二部分：版圖設(shè)計基礎(chǔ) 3. 版圖編輯器 2) virtuoso編輯器-Library manager 第

7、二部分：版圖設(shè)計基礎(chǔ)CIW窗口3. 版圖編輯器 3) virtuoso編輯器- 建立cell3. 版圖編輯器 4) virtuoso編輯器-工作區(qū)和層次顯示器 第二部分：版圖設(shè)計基礎(chǔ)LSW工作區(qū)域3. 版圖編輯器 5) virtuoso編輯器 -版圖層次顯示（LSW）第二部分：版圖設(shè)計基礎(chǔ)3. 版圖編輯器 6) virtuoso編輯器 -版圖編輯菜單第二部分：版圖設(shè)計基礎(chǔ)3. 版圖編輯器 7) virtuoso編輯器 -顯示窗口第二部分：版圖設(shè)計基礎(chǔ)3. 版圖編輯器 8) virtuoso編輯器 -版圖顯示第二部分：版圖設(shè)計基礎(chǔ)3. 版圖編輯器 9) virtuoso編輯器-數(shù)據(jù)流格式版圖輸出

8、 第二部分：版圖設(shè)計基礎(chǔ)4. 電路圖編輯器 1) virtuoso編輯器-電路圖顯示第二部分：版圖設(shè)計基礎(chǔ)4. 電路圖編輯器 2) virtuoso編輯器 -電路器件及屬性 第二部分：版圖設(shè)計基礎(chǔ) 第二部分：版圖設(shè)計基礎(chǔ)4. 電路圖編輯器 3) virtuoso編輯器- 電路添加線名、端口及移動窗口4. 電路圖編輯器 4) virtuoso編輯器- 建立SYMBOL VIEW 第二部分：版圖設(shè)計基礎(chǔ)電路圖Symbol 圖 第二部分：版圖設(shè)計基礎(chǔ)4. 電路圖編輯器 5) virtuoso編輯器-建立SYMBOL 操作4. 電路圖編輯器 6) virtuoso編輯器-CDL輸出操作 第二部分：版圖

9、設(shè)計基礎(chǔ) 第二部分：版圖設(shè)計基礎(chǔ)4. 電路圖編輯器 7) virtuoso編輯器-CDL輸出 5. 了解工藝廠商SMIC -中芯國際CSMC 華潤上華 TSMC - 臺積電UMC - 臺聯(lián)電Winbond - 華邦先鋒宏力華虹NEC比亞迪新進廈門集順深圳方正無錫和艦 第二部分：版圖設(shè)計基礎(chǔ)第三部分：版圖的準(zhǔn)備必要文件設(shè)計規(guī)則DRC文件LVS文件IC模擬版圖設(shè)計 1. 必要文件PDK*.tfdisplay.drfDRCLVScds.lib.cdsenv.cdsinit第三部分：版圖的準(zhǔn)備2. 設(shè)計規(guī)則2.1 版圖設(shè)計規(guī)則工藝技術(shù)要求2.2 0.35um，0.25um，0.18um，0.13um，

10、不同的工藝N阱DIFFPolyMetalContVia2.3 最小寬度2.4 最小間距2.4 最小覆蓋等等版圖設(shè)計基礎(chǔ)設(shè)計規(guī)則 2. 設(shè)計規(guī)則 1) PMOS的形成 第三部分：版圖的準(zhǔn)備2. 設(shè)計規(guī)則2) 調(diào)用PCELL第三部分：版圖的準(zhǔn)備 第三部分：版圖的準(zhǔn)備2. 設(shè)計規(guī)則3) Design Rule2. 設(shè)計規(guī)則4) 規(guī)則定義 第三部分：版圖的準(zhǔn)備2. 設(shè)計規(guī)則4) 規(guī)則定義 4.1 NW（N WELL） 第三部分：版圖的準(zhǔn)備2. 設(shè)計規(guī)則4) 規(guī)則定義 4.2 PO(Poly)第三部分：版圖的準(zhǔn)備 2. 設(shè)計規(guī)則4) 規(guī)則定義 4.3 M1(Metal1) 第三部分：版圖的準(zhǔn)備2. 設(shè)計

11、規(guī)則4) 規(guī)則定義 4.4 VIA第三部分：版圖的準(zhǔn)備 第三部分：版圖的準(zhǔn)備3. DRC文件3.1 DRC:Design Rule Check，設(shè)計規(guī)則檢查。 3.2 DRC程序了解有關(guān)你工藝的所有必需的東西。它將著手仔細(xì)檢查你所有布置的一切。5/1000=0.005DRC文件 第三部分：版圖的準(zhǔn)備3. DRC文件3.3 舉例說明 nwell的 DRC文件NW DRC 第三部分：版圖的準(zhǔn)備4. LVS文件4.1 LVS: layout versus schematic，版圖與電路圖對照。4.2 LVS工具不僅能檢查器件和布線，而且還能確認(rèn)器件的值和類型是否正確。 第三部分：版圖的準(zhǔn)備4. LV

12、S文件 4.3 Environment setting：1) 將決定你用幾層的金屬，選擇一些你所需要的驗證檢查。2) 選擇用命令界面運行LVS，定義查看LVS報告文件及LVS報錯個數(shù)。關(guān)閉ERC檢查定義金屬層數(shù)用命令跑LVS的方式LVS COMPARE CASE NAMESSOURCE CASE YESLAYOUT CASE YES 第三部分：版圖的準(zhǔn)備 4. LVS文件 4.4 layer mapping: 1) 右圖描述了文件的層次定義、層次描述及gds代碼； 2) Map文件 是工藝轉(zhuǎn)換之間的一個橋梁。 第三部分：版圖的準(zhǔn)備4. LVS文件4.5 Logic operation: 定義了

13、文件層次的 邏輯運算。 第三部分：版圖的準(zhǔn)備4. LVS文件 4.6 DefinedDevices: 右圖定義器件端口及器件邏輯運算。 第三部分：版圖的準(zhǔn)備4. LVS文件4.7 Check tolerance: 右圖定義檢查器件屬性的誤差率，一般調(diào)為1%。4. LVS文件4.8 LVS電路與版圖對比 第三部分：版圖的準(zhǔn)備電路圖版圖4. LVS文件4.9 LVS網(wǎng)表對比 第三部分：版圖的準(zhǔn)備電路網(wǎng)表版圖網(wǎng)表電路網(wǎng)表與版圖網(wǎng)表完全一致的結(jié)果顯示（ Calibre工具）版圖網(wǎng)表轉(zhuǎn)換為版圖Back模擬版圖和數(shù)字版圖的首要目標(biāo)首先考慮的三個問題 匹配3.1 匹配中心思想3.2 匹配問題3.3 如何匹配

14、3.4 MOS管3.5 電阻3.6 電容3.7 匹配規(guī)則寄生效應(yīng)4.1 寄生的產(chǎn)生4.2 寄生電容4.3 寄生電阻4.4 天線效應(yīng)4.5 閂鎖效應(yīng)噪聲布局規(guī)劃ESD封裝 IC模擬版圖設(shè)計第四部分：版圖的藝術(shù)模擬電路和數(shù)字電路的首要目標(biāo) 模擬電路關(guān)注的是功能1) 電路性能、匹配、速度等2) 沒有EDA軟件能全自動實現(xiàn)，所以需要手工處理數(shù)字電路關(guān)注的是面積1) 什么都是最小化2) Astro、appollo等自動布局布線工具 第四部分：版圖設(shè)計藝術(shù) 第四部分：版圖設(shè)計藝術(shù) 2.首先考慮的三個問題3. 匹配 3.1 中心思想： 1）使所有的東西盡量理想，使要匹配的器件被相同的 因 素以相同的方式影響

15、。 2）把器件圍繞一個公共點中心放置為共心布置。甚至把器件在一條直線上對稱放置也可以看作是共心技術(shù)。 2.1）共心技術(shù)對減少在集成電路中存在的熱或工藝的線性梯 度影響非常有效。 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3.2 匹配問題3.2.1 差分對、電流鏡3.2.2 誤差3.2.3 工藝導(dǎo)致不匹配1）不統(tǒng)一的擴散2）不統(tǒng)一的注入3）CMP后的不完美平面3.2.4 片上變化導(dǎo)致不匹配1）溫度梯度2）電壓變化 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3.3 如何匹配1）需要匹配的器件盡量彼此挨近芯片不同 的地方工作環(huán)境不同，如溫度 2）需要匹配的器件方向應(yīng)相同 工藝刻蝕各向異性如對MOS器件的影響3）選擇

16、單位器件做匹配 如電阻電容，選一個中間值作為單位電阻（電容），串并得到其它電阻（電容）單位電阻電容彼此靠近方向相同放置，相對匹配精度較好4）叉指型結(jié)構(gòu)匹配 5）虛擬器件 使器件的中間部位與邊緣部位所處環(huán)境相同刻蝕時不會使器件自身不同部位不匹配 第四部分：版圖設(shè)計藝術(shù)6）保證對稱性6.1 軸對稱的布局 6.2 四角交叉布局 6.2.1 緩解熱梯度效應(yīng)和工藝梯度效應(yīng)的影響6.2.2 連線時也要注意對稱性同一層金屬同樣多的瞳孔同樣長的金屬線6.3 器件之間、模塊之間，盡量讓所有東西布局對稱7）信號線匹配 7.1 差分信號線，彼此靠近，相同長度7.2 寄生效應(yīng)相同，延遲時間常數(shù)相同，信號上升下降時間相

17、同8）器件尺寸的選擇8.1 相同的寬度8.2 尺寸大些8.2.1 工藝刻蝕偏差所占的比例小些 第四部分：版圖設(shè)計藝術(shù) 第四部分：版圖設(shè)計藝術(shù)DUMMY管使邊界條件與內(nèi)部相同DUMMY管短路減小寄生貢獻3. 匹配 3.4 MOS管 第四部分：版圖設(shè)計藝術(shù) 3. 匹配 3.4 MOS管1） 軸對稱匹配 第四部分：版圖設(shè)計藝術(shù) 3. 匹配 3.4 MOS管 2）匹配金屬連線 第四部分：版圖設(shè)計藝術(shù)拆為相同數(shù)目的finger排列成：AABBAABB或者ABBAABBA3. 匹配 3.4 MOS管 3）MOS管的匹配 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3.4 MOS管 4）中心對稱 第四部分：版圖設(shè)計藝

18、術(shù)3. 匹配 3.4 MOS管 5）有相同節(jié)點時 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3.4 MOS管 6）差分的匹配 6.1）一種需要高度匹配的電路技術(shù)就是所謂的差分 邏輯。 6.2）在coms邏輯中，每個信號只有一條導(dǎo)線來傳送低或高電平，由此來決定邏輯狀態(tài)。 6.3）在差分邏輯中每個信號有兩條導(dǎo)線，確定在兩條導(dǎo)線上兩個信號之間的差就告訴了你邏輯狀態(tài)。特別注意匹配問題 第四部分：版圖設(shè)計藝術(shù)兩MOS管源端相同時中心對稱實例 7）差分的匹配版圖（一） 第四部分：版圖設(shè)計藝術(shù) 8）差分的匹配版圖（二） 第四部分：版圖設(shè)計藝術(shù)使用單位電阻3. 匹配 3.5 電阻 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3

19、.5 電阻-叉指結(jié)構(gòu) 第四部分：版圖設(shè)計藝術(shù)使用單位電容3. 匹配 3.6 電容 3.6.1電容匹配 第四部分：版圖設(shè)計藝術(shù)3. 匹配 3.6 電容 3.6.2電容匹配 右圖為一個電容中心版圖的布局。一片容性組由比率為1：2：4：8：16的電容組成，右圖的布局方法使全局誤差被均化。1：2：4：8：16的電容匹配版圖3. 匹配 3.7 匹配規(guī)則1）把匹配器件相互靠近放置；2）使器件保持同一個方向；3）選擇一個中間值作為你的根器件；4）采用指狀交叉方式；5）用虛設(shè)器件包圍起來；6）四方交叉你的成對器件；7）匹配你布線上的寄生參數(shù)；8）使每一樣?xùn)|西都很對稱；9）使差分布線一致；10）使器件寬度一致；

20、11）總是與你的電路設(shè)計者交流；12）注意鄰近的器件； 第四部分：版圖設(shè)計藝術(shù)4. 寄生效應(yīng) 4.1 寄生的產(chǎn)生1）兩種材料之間會有寄生電容2）電流流過之處會有寄生電阻3）高頻電路導(dǎo)線具有寄生電感4）器件自身也有寄生效應(yīng)5）影響電路的速度，改變頻響特性第四部分：版圖設(shè)計藝術(shù)4.2 寄生電容1） 金屬與襯底之間的平板電容最重要的寄生問題通過襯底耦合到其它電路上2）金屬線之間的平板電容3）金屬線之間的邊緣電容 第四部分：版圖設(shè)計藝術(shù)4.2 寄生電容 4） 特定的工藝中，隨著金屬層次越高，最小寬度越大。 M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級供電，如下圖所示M2的寄生電容最小

21、。 第四部分：版圖設(shè)計藝術(shù)根據(jù)設(shè)計要求選擇最小寄生電容層次當(dāng)層次離襯底越來越遠(yuǎn)時單位面積的電容越來越小，但最小寬度卻在增大。4.2 寄生電容4.2.1 減小寄生電容的方法 寄生電容金屬線寬金屬長度單位面積電容1）敏感信號線盡量短2）選擇高層金屬走線最高層金屬，離襯底最遠(yuǎn)，單位面積電容最小3）敏感信號彼此遠(yuǎn)離4）不宜長距離一起走線5）電路模塊上盡量不要走線6）繞開敏感節(jié)點 第四部分：版圖設(shè)計藝術(shù)4.3 寄生電阻1）每根金屬線都有寄生電阻（對于版圖電流超過0.5mA就應(yīng)該留意它的線寬、drop的影響）2）如下圖：我們希望這根導(dǎo)線能承載1毫安的電流，金屬最小寬度是2um，當(dāng)電流流過這一長導(dǎo)線時，它上

22、面的壓降是多少？電路要求10mv的電壓降？如何改進？ 2.1）IR Drop一般不要超過10mv，這意味著導(dǎo)線增加5倍。3）電源布線時尤其要注意 第四部分：版圖設(shè)計藝術(shù)金屬層是每方塊50毫歐=0.05歐長/寬=方塊數(shù)4）可以根據(jù)19毫安的總電流來確定整條導(dǎo)線的尺寸。對 這條導(dǎo)線采用每微米0.5毫安，需要的導(dǎo)線寬度為38微米才可靠。（用總電流安培數(shù)除以每微米安培數(shù)19/0.5） 第四部分：版圖設(shè)計藝術(shù)沿整條路徑都布置很粗的供電方案使導(dǎo)線沿路徑逐漸變細(xì)可節(jié)省面積4.3 寄生電阻 4.3.1 減小寄生電阻寄生電阻（金屬長度/金屬寬度）方塊電阻1）加大金屬線寬，減小金屬長度 2）如果金屬線太寬，可以采

23、用幾層金屬并聯(lián)走線M1M2M3三層金屬并聯(lián)布線，總的寄生電阻減小1/3 第四部分：版圖設(shè)計藝術(shù)4.4 減小CMOS器件寄生效應(yīng)將晶體管裂開，用多個手指（finger）并聯(lián)取代 第四部分：版圖設(shè)計藝術(shù)4.5 天線效應(yīng) 1）天線效應(yīng)：在工藝干法刻蝕時會在晶片表面淀積電荷，暴露的導(dǎo)體可以收集能夠損壞薄柵介質(zhì)的電荷，這種失效機制稱為等離子致?lián)p傷/天線效應(yīng)。 2）解決天線效應(yīng)的方法：金屬跳層用PN結(jié)將其電荷引入襯底 第四部分：版圖設(shè)計藝術(shù)4.6 閂鎖效應(yīng) 1. Latch up 是指cmos晶片中, 在電源power VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路

24、, 它的存在會使VDD和GND之間產(chǎn)生大電流。 2. Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。 3. 隨著IC制造工藝的發(fā)展, 封裝密度和集成度越來越高,產(chǎn)生Latch up的可能性會越來越大。 4. Latch up 產(chǎn)生的過度電流量可能會使芯片產(chǎn)生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一。 第四部分：版圖設(shè)計藝術(shù)5. Latch up 的原理分析(一) 第四部分：版圖設(shè)計藝術(shù)CMOS INV與其寄生的BJT截面圖寄生BJT形成SCR的電路模型B到c的增益可達(dá)數(shù)百倍6. Latch up 的原理分析(二)Q1為一垂

25、直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍；Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。 以上四元件構(gòu)成可控硅（SCR）電路，當(dāng)無外界干擾未引起觸發(fā)時，兩個BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時Latch up不會產(chǎn)生。當(dāng)其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發(fā)而導(dǎo)通，VDD至GND間形成低抗通路，Latch up由此而產(chǎn)生。

26、 第四部分：版圖設(shè)計藝術(shù)7. 版圖中產(chǎn)生的latch up？輸出電流很大的情況下；（P和N之間至少間距30-40u）直接接到PAD的MOS管的D端； （將MOS管的D端加大，孔到AA的間距至少2u）產(chǎn)生clk，開關(guān)頻率快的地方如PLL；（頻率越快，噪音越大，頻率快對襯底不停放電，吃電流）ESD與core cell 的距離會產(chǎn)生latch up； （最好間距為40-50u） 第四部分：版圖設(shè)計藝術(shù)5. 噪聲1）噪聲在集成電路中可以成為一個很大的問題，特別是當(dāng)你的電路是一個要接收某一很微弱信號的非常敏感的電路，而它又位于一個進行著各種計算、控制邏輯和頻繁切換的電路旁的時候，就特別注意我們的版圖和平

27、面布局。2）混合信號芯片上噪聲問題，由于模擬電路和數(shù)字電路是在非常不同的噪聲電平上工作，所以混合信號電路的噪聲問題最多。 第四部分：版圖設(shè)計藝術(shù)5.1 減小噪聲的方法1）減小數(shù)字電路的電壓幅度 電壓幅度越小，開關(guān)狀態(tài)轉(zhuǎn)變時需要的能量越小2）把數(shù)字部分與模擬部分盡量遠(yuǎn)隔 3）保護環(huán)，把噪聲鎖在環(huán)內(nèi) 電壓噪聲電流噪聲在襯底中傳播時被接地通孔吸收通孔數(shù)量應(yīng)比較多地線應(yīng)足夠粗，減小連線寄生電阻4）屏蔽層、屏蔽線 對關(guān)鍵信號和噪聲嚴(yán)重的信號線屏蔽接地的屏蔽線把噪聲吸收到地上M2走信號，下方M1接地，屏蔽下方噪聲M2走線，上方M3接地，屏蔽上方噪聲M2走線，兩旁兩條M2接地，屏蔽兩旁噪聲5）電源線退耦 電源線和地之間加大的退耦電容高頻噪聲容易通過退耦電容被地吸收 第四部分：版圖設(shè)計藝術(shù)5.2 差分信號與噪聲1）差分電路是一種用來檢測兩個同一來源的特殊走線的信號之差的設(shè) 計技術(shù)。兩條導(dǎo)線自始自終并排排列。每條線傳遞同樣的信息，但信息的狀態(tài)相反。2）由于兩條導(dǎo)線靠得很近，所以很有可能噪音尖峰會以同樣的幅度同時發(fā)生在兩條導(dǎo)線上，由于信號的相反，相減產(chǎn)生了非常清晰的結(jié)果。3）差分設(shè)計方法是有很強的抗噪音能力。當(dāng)電路中的噪音問題十分嚴(yán)重時，很多人都會依賴差分系統(tǒng)來解決問題。 第四部分：版圖設(shè)計藝術(shù) 第四部分：版圖設(shè)計藝術(shù)4）