電子系統(tǒng)設計-

1、電子系統(tǒng)設計實驗指導課常用電子系統(tǒng)設計EDA技術(shù)及應用可編程邏輯器件及單片機的電子系統(tǒng)設計1實驗概述實驗學分為1個學分，共安排八次左右的實驗。實驗從第一/二周上指導課開始，請同學們根據(jù)要求看書預習、理解實驗內(nèi)容、形成設計思路；從第三/四周開始進實驗室進行實驗操作。實驗不單獨考試，以平時實驗的當場檢查（實驗操作、結(jié)果及實驗態(tài)度，60%）、實驗報告（30%）及簽到情況（10%）等決定實驗成績，作為整個電子系統(tǒng)設計課程成績的一部分（30分）。實驗教材為自編講義電子系統(tǒng)設計及應用基礎實驗教程，2008年1月版。請同學們在第三/四周做實驗之前去教材中心購買。2實驗概述本實驗設有FTP服務器，包含相關(guān)通知

2、、實驗題及實驗安排等實驗要求、實驗報告格式、實驗相關(guān)軟件、實驗教材勘誤表等：ftp:/eda:eda4:111請大家做實驗時將FTP上的最新版本實驗指導課課件及實驗現(xiàn)場教學課件下載下來以便學習！實驗地點：東四423(講課及CPLD下載) / 421室/ 420室辦公地點：東四422室（88206223）3內(nèi)容要求掌握兩種EDA軟件（NI Circuit Design Suites Multisim、Lattice ispLEVER）的使用方法和設計流程；并結(jié)合本課程所學理論知識，掌握利用這些EDA軟件設計數(shù)字電子系統(tǒng)和模擬電子系統(tǒng)的方法部分有興趣的報名同學，初步掌握以單片機為核心的小信號測控綜

3、合電路（含數(shù)模綜合系統(tǒng)）的設計、編程及調(diào)試方法，為參加今年浙江大學電子設計競賽建立基礎理解在系統(tǒng)可編程邏輯器件ISP器件（CPLD）的意義及在系統(tǒng)可編程（ISP）這一術(shù)語的意義ispLEVER軟件即是用于ISP器件設計開發(fā)的專業(yè)軟件了解Lattice的ispLSI芯片的基本結(jié)構(gòu)（組成部分）掌握ispLSI及ispGDS器件的編程方法（結(jié)合例子）4實驗具體安排前三次所有同學都相同：第一次：實驗指導課第二次：Multisim實驗1（2人/組）第三次：Multisim實驗2（2人/組）5實驗具體安排（續(xù)）后五次分三種情況：第一種情況(大多數(shù)同學)：第四次：CPLD實驗一（2人/組）第五七次：CPLD

4、實驗二、三、四（2人/組）第八次：實驗報告整理等機動安排第二種情況(單雙周各10人，需在第五次實驗前報名)：第四次：CPLD實驗一（2人/組）第五六次：CPLD實驗五（2人/組）第七八次：CPLD實驗六、七（2人/組）第三種情況(有意報名參加電設競賽提前培訓及暑假末全校電設競賽的春學期第三周周日截止，詳見實驗FTP上“實驗安排及實驗題”文檔中第三部分的說明)：第四八次：單片機系統(tǒng)實驗（3人/組）6CPLD實驗部分完成要求（詳見實驗題文檔）第一種情況：CPLD實驗一、二、三、四第二種情況：CPLD實驗一、五、六、七第三種情況：無其中，第二種情況中的CPLD實驗五、六、七是提高性綜合設計實驗，會占

5、用您的課外時間，若有興趣想做的話，請在第五次實驗前向?qū)嶒炛笇Ю蠋焾竺?，老師會告訴您課外需要做哪些預習和設計準備工作；由于這幾個實驗為較高要求，需花時間自學摸索，所以成功完成這幾個實驗的同學將給予實驗成績的適當加分。7Multisim（NI Circuit Design Suite）實驗部分完成要求（詳見實驗題文檔）所有同學：Multisim實驗1、2單片機系統(tǒng)實驗部分完成要求另行通知！題目包括：流水燈（I/O口、按鍵）、多功能電子鐘（定時器、液晶）、電壓測試系統(tǒng)（A/D轉(zhuǎn)換、輸出控制、遙控器）、溫度控制系統(tǒng)（DS18B20實驗、串口通信）等由于單片機系統(tǒng)實驗有一定的獨創(chuàng)性，所以參加及完成單片機

6、系統(tǒng)實驗的同學將給予實驗成績的適當加分。8實驗現(xiàn)場檢查要求本實驗的CPLD實驗部分要求將設計下載到實驗板上演示操作成功登記。要求幾個CPLD實驗均下載成功（其中CPLD實驗一只要求下載隨機數(shù)發(fā)生器）。本實驗的Multisim實驗部分要求仿真演示成功登記。單片機系統(tǒng)實驗部分檢查要求另行通知！先達到所有要求先好，即先做完的同學后面的實驗時間可以不必再來（但要注意本實驗FTP上面關(guān)于交實驗報告時間的通知）！9實驗報告要求Multisim和CPLD兩部分實驗報告具體內(nèi)容要求如下（單片機系統(tǒng)實驗部分的實驗報告要求另行通知）：1、Multisim的實驗題目，設計電路圖及方案說明，結(jié)果波形圖；2、CPLD的

7、實驗題目，CPLD器件的設計方案及其說明、仿真波形圖（如系統(tǒng)中有GDS器件則還需包含其源文件及其說明），下載結(jié)果說明。在期末考試之前，將開放FTP上傳權(quán)限，要求上傳實驗報告的電子版（如實驗報告采用手寫方式則無需上傳電子版）和實驗源代碼（包括Multisim實驗的源文件；CPLD實驗的所有源文件及JED文件）（請大家平時做實驗時注意保留備份），同時到東四-422室上交實驗報告的紙質(zhì)版。詳情以后還會另行通知。10實驗報告要求請按學校規(guī)定格式書寫，否則退回重寫，實驗FTP上有電子版下載！一、實驗目的和要求（必填） 二、實驗內(nèi)容和原理（必填）三、主要儀器設備（必填）四、操作方法和實驗步驟（必填）五、實

8、驗數(shù)據(jù)記錄和處理六、實驗結(jié)果與分析（必填）七、討論、心得（必填）11實驗報告及源代碼上交要求第一種情況實驗報告上交要求：1、Multisim部分：實驗1；實驗2中的四選二2、CPLD部分(三選一)：實驗二 或 三 或 四第二種情況實驗報告上交要求：1、Multisim部分：實驗1；實驗2中的四選二2、CPLD部分(三選一)：實驗五 或 六 或 七第三種情況實驗報告上交要求：1、Multisim部分：實驗1；實驗2中的四選二2、單片機系統(tǒng)實驗部分(另行通知)注：所有實驗源代碼請全部上傳！12本實驗說明本實驗要求綜合應用以前學過的數(shù)電、模電、高頻等課程知識及本課程理論課所學知識，并且掌握常用EDA

9、軟件使用方法及可編程邏輯器件和單片機等的應用設計技術(shù)。本實驗的形式主要是老師布置設計題目由同學自己去思考方案、設計實現(xiàn)，我們老師主要是提供硬件實驗平臺和軟件使用指導。從第二次實驗課就開始自己設計了，可以在寢室里做好帶過來。我們老師當場檢查登記，在檢查時我們會提一些跟該次實驗設計題目相關(guān)的問題，所以大家要獨立思考，搞懂電路系統(tǒng)方案及其工作原理。13內(nèi)容提要1、NI Circuit Design Suites Multisim2、應用可編程邏輯器件的電子系統(tǒng)設計3、單片機應用系統(tǒng)綜合設計141加拿大Interactive Image Technologies公司推出的Electronics Wor

10、kbench軟件（簡稱EWB軟件）可以將不同類型的電路組成混合電路進行仿真，具有界面直觀、操作方便等特點，創(chuàng)建電路、選用元件和測試儀器均可以圖形方式直觀完成。該軟件提供了較為詳細的電路分析手段，如電路的瞬態(tài)分析和穩(wěn)態(tài)分析、時域和頻域分析、器件的線性和非線性分析、電路的噪聲分析和失真分析，以及離散傅立葉分析、電路零極點分析、交直流靈敏度分析和電路容差分析等共計十四種電路分析方法。EWB 5.05.12 Multisim 2001 Multisim 7 10 11NI Circuit Design Suites Mulitisim152000年底推出Multisim 2001（MultiSIM &

11、 Electronics Workbench）套件，有Power Professional、Professional和Personal三種版本。具有完全的數(shù)模A/D SPICE仿真能力，支持VHDL和Verilog-HDL語言，支持FPGA/CPLD器件的綜合設計，支持RF射頻模擬仿真，自帶元件庫多達16000種器件，而且元件庫可在線更新或由用戶自行下載新的元件庫。2003年推出Multisim 7.0（Multisim & Electronics Workbench）版本套件（Multisim 2001相當于6.0版本），也包括Power Pro、Pro和Personal三種版本?？膳cNat

12、ional Instruments公司的著名虛擬儀器軟件LabVIEW集成，即在Multisim中除了可以利用其本身提供的示波器、萬用表、函數(shù)發(fā)生器等虛擬儀器之外，還能利用第三方或用戶自己在LabVIEW中開發(fā)的虛擬儀器，大大提高了選擇電路測試方法的靈活性和廣泛性；其自帶元件庫增加到了17000多種器件。2004年底推出Multisim 8.0版本套件。又增加了5000多種元件和6種虛擬儀器，在仿真速度上又比7.0提高了2/3。2005年底又推出最新的Multisim 9.0版本套件?？膳cLabVIEW更緊密地集成。16Multisim 8新增功能及改進仿真速度提高2/3新增6種虛擬儀器（例如

13、：4通道/4蹤示波器等）新增虛擬儀器中包括“實際的”Agilent和Tektronix儀器Simulated “Real” Tektronix 4-channel TDS 2024 scopeSimulated “Real” Agilent 54622D Oscilloscope and 33120A Waveform Generator新增7種分析功能（例如：I-V特性曲線等）新增5000種帶有仿真模型的虛擬器件新增測量探針（measurement probes），可迅速方便地顯示某點實時電流、電壓值NEW live Breadboarding environmentNEW Ladder D

14、iagrams, components and simulated mechanical equipment改進的電路規(guī)則檢查功能（Electrical Rules Checking），包括可視化出錯點標記符以及“zoom-to-error”（以出錯點為中心放大電路圖）功能NEW Text description box functionality (now synchronized with simulation)Simulation Profiles create and reuse SPICE parameter setsScreen capture utility makes crea

15、ting course materials even easier新增CE放大器電路向?qū)В–E Amplifier Circuit Wizard）可自動產(chǎn)生滿足指定參數(shù)的電路Vastly improved bus support including robust placement and editing, Bus Vector Connect and bus merge functionalityFaster component browser with robust filters & searchesNEW Model Makers for power electronicsNEW ”w

16、orst-case” algorithm17Multisim 9新增功能及改進可使用表達式來定制所需的電路分析功能可創(chuàng)建自己的虛擬儀器 NI LabVIEW虛擬儀器可在Multisim中使用與NI LabVIEW實現(xiàn)無縫文件交換 Multisim可讀寫NI LVM和TDM文件：使用LabVIEW中捕捉所得數(shù)據(jù)作為Multisim中的源 用現(xiàn)實世界的數(shù)據(jù)來驅(qū)動你的電路導出Multisim中的仿真結(jié)果到LabVIEW 可以很方便地比較預測結(jié)果和實際結(jié)果Enhanced variant support through the spreadsheet view新增電路向?qū)В–ircuit Wizard

17、s），可以很方便地自動創(chuàng)建運算放大器電路和MOSFET放大器電路Improved piece wise linear source supports large data files and allows you to repeat data instead of running to the end of the list and stopping改進的電路錯誤檢查（支持“無連接/懸空”管腳 - “no-connect” pins）（以前Multisim中的虛擬集成塊管腳不能懸空?。〣etter performance when capturing large designsImproved

18、 printing of multipleprojects18Multisim 2001之后的Multisim套件在2006年初被美國NI（National Instruments）公司收購前，Multisim套件包括以下幾個部分：Multicap：專業(yè)電路圖繪制、捕獲軟件；Multisim：電路仿真軟件，提供完整的電子電路分析模擬功能，集成了Multicap；Ultiboard：與Multicap、Multisim緊密結(jié)合的自動布線軟件；Ultiroute：高級自動布局布線引擎，需要搭配Ultiboard使用；MultiMCU：MCU設計編程軟件，與Multisim協(xié)同工作，為Multisi

19、m增加微控制器（即MCU，包括805x單片機和PIC可編程控制器）模擬功能，可使Multisim建立包含有內(nèi)置執(zhí)行代碼的MCU的仿真模擬模型；Commsim：通信系統(tǒng)分析仿真軟件；MultiVHDL：VHDL語言設計編程軟件，與Multisim協(xié)同工作，可使Multisim建立包含有VHDL部件的仿真模擬模型；Multiverilog：與MultiVHDL類似，但針對Verilog HDL語言。19NI Circuit Design Suite 10.02007年1月，NI公司將Multisim套件改名為National Instruments Circuit Design Suite 10.

20、0套件后推出，其中主要包括Multisim、Multisim MCU Module（即以前的MultiMCU）和Ultiboard等三個部分。該套件是非常易用的捕捉、仿真、配置和傳遞的專業(yè)PCB設計工具套件使用交互仿真和高級SPICE分析的電路狀態(tài)增益升高對完整系統(tǒng)驗證可使用帶微控制器的混合電路模式仿真降低原理錯誤，從示意圖到輸入采用集成的設計流程可進行完整的設計和虛擬測試來驗證帶有仿真數(shù)據(jù)的原型測量20NI Circuit Design Suite 10.0新增功能及改進 對交互式元件支持鼠標點擊操作和控制 針對以前版本常見的“Time Step Too Small”錯誤新增收斂助手（Con

21、vergence Assistant）來調(diào)節(jié)仿真設置 提高了元件庫的質(zhì)量和廣度（增加了1000種新元件及功率仿真元件、新的雙極性源、LCD模塊等） 擴展改進了其中的SPICE建模能力 改進了仿真結(jié)果數(shù)據(jù)的可視化功能 改進了分析功能 擴展了在MCU Module中的編程語言支持（C語言、匯編語言）及代碼文件管理 可導出Multisim電路圖到Mentor Graphics PADS 提高了Ultiboard的速度和質(zhì)量2122NI Circuit Design Suite 10.0.1在2007年6月，NI公司推出了NI Circuit Design Suite 10.0.1版本，主要是修改了一

22、些Bug，并增加了本地化功能（包括英文版、德文版和日文版）。23NI Circuit Design Suite 10.12008年5月，NI推出了NI Circuit Design Suite 10.1版本。更新有：The Multisim Automation APIVirtual NI ELVIS IINI ELVIS instrumentsEnhancements to NI LabVIEW instruments in MultisimAdditions to the component database. These include around 300 new components

23、 from leading manufacturers (AD, TI), more than 500 updated components, and the latest generic power simulation parts.Extended SPICE modeling capabilitiesNI Update ServiceVista complianceSupport for TDMS data filesFile compatibility with NI Circuit Design Suite 10.0.xNew font rendering in NI Ultiboa

24、rdSystem Requirements: Windows 2000 Service Pack 3 or later, Windows XP, Vista, or 64-bit Vista.24NI Circuit Design Suite 10.1.12009年2月，NI推出NI Circuit Design Suite 10.1.1版本。更新有：Improved parameter support for semiconductor devicesAdded support for Cadence PSpice temperature parametersImprovements to

25、SPICE DC convergence algorithms316 new components from National Semiconductor and Analog DevicesLocking toolbarsAdvanced Multisim component searchOptional metric suffix for RLC ComponentsSet default background color for instruments and analysis grapherDisable automatic rewiring of large pin-count co

26、mponentsAutomatic database synchronization for custom UItiboard componentsEnhanced Gerber file viewer in Ultiboard25NI Circuit Design Suite 11.02010年1月，NI推出NI Circuit Design Suite 11.0版本。更新有： Programmable logic design from schematic (電路圖HDL). Better ways of working with analog simulation. Improvemen

27、ts to digital simulation. Additions and improvements to analysis. Improvements to data visualization and manipulation in the Grapher. Updated component database (550 new, 650 updated). New schematic net system. Enhanced Projects and New Packing Function. All new Forward and Backward Annotation. Addi

28、tional functionality in the LabVIEW-Multisim Instrument Interface. Integration with NI Example Finder (in Help Menu). General improvements to Multisim usability. Improved Multisim simulation description in help file. General improvements to Ultiboard. File compatibility with Circuit Design Suite 10.

29、x./multisim/ultiboard/System Requirements: Windows XP; Windows Vista; or Windows Vista, the 64-bit version; Windows 7, both 32- and 64-bit versions 我們實驗采用！26Multisim的基本界面27Multisim的界面示例28Multisim的工具欄新建打開存盤TTL和CMOS器件信號源庫二極管庫三極管庫混合集成電路庫縮放、全屏開關(guān)指示器庫模擬器件庫儀器庫基本器件庫模擬開關(guān)各種數(shù)字器件庫其它器件庫機電元件庫射頻元件庫292應用可編程邏輯器件的電子系

30、統(tǒng)設計2.1 概述2.2 ispLSI原理（了解即可?。?.3 ispGDS原理與編程2.4 ispLEVER介紹2.5 基本ISP實驗板簡介2.6 擴展實驗板簡介2.7 MAGIC3100開發(fā)板簡介30可編程邏輯器件(Programmable Logic Device)，簡稱PLD，具有較大的設計靈活性和高性能，越來越受到重視和廣泛應用。它可以分為SPLD(Simple PLD)、 CPLD (Complex PLD)和FPGA(Field Programmable Gate Array)等。2.1 概述31SPLDSPLD包括：PLA(Programmable Logic Array)、P

31、AL(Programmable Array Logic)、GAL(Generic Array Logic)、PROM、EPROM、E2PROM以及EPLD(Erasable PLD)等。SPLD集成度較低，功能較弱，只能用于較簡單的電路。32CPLDCPLD基本上是多個SPLD在單片(Single-Chip)上的集成。CPLD的集成度高，可以實現(xiàn)比較復雜的電路或系統(tǒng)。其優(yōu)點是結(jié)構(gòu)具有規(guī)則性，可以較好地預測延遲時間等特性參數(shù)。其市場增長極快，已經(jīng)廣泛應用于各個領域。33FPGAFPGA的特點是有較多的觸發(fā)器、快速的局部互連、高集成度等。FPGA在許多領域，諸如：數(shù)字信號處理、數(shù)字通信、復雜數(shù)字系

32、統(tǒng)等方面已得到廣泛的應用。34FPGA和CPLD的比較盡管FPGA和CPLD都是可編程ASIC（Application Specific Integrated Circuits，專用集成電路）器件，有很多共同特點，但由于CPLD和FPGA結(jié)構(gòu)上的差異，二者具有各自的特點： CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時序邏輯。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預測性。在編程上FPGA比CPLD具有更大的靈活性。CPLD

33、通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。35FPGA和CPLD的比較FPGA的集成度比CPLD高，具有更復雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。CPLD的速度比FPGA快，并且具有較大的時間可預測性。這是由于FPGA是門級編程，并且CLB（可配置、可編程邏輯模塊，Configu-rable Logic Block）之間采用分布式互聯(lián)，而C

34、PLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。36FPGA和CPLD的比較在編程方式上，CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達1萬次，優(yōu)點是系統(tǒng)斷電時編程信息也不丟失；CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。而FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時丟失，每次上電時，需從器件外部的EPROM等將編程數(shù)據(jù)重新寫入SRAM中；其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置（現(xiàn)在FPGA也有基于FLASH結(jié)構(gòu)的，斷電后程序不會丟失）。CPLD保密性好，F(xiàn)PGA保密性差。一般CPLD的動態(tài)功耗要比FPGA大，集成度

35、越高越明顯；一般CPLD的待機（靜態(tài)）功耗更低，CPLD特別適合那些要求低功耗和低溫度的電池供電應用，如手持設備?，F(xiàn)在超低功耗的CPLD和FPGA產(chǎn)品均有。例如Altera的MAX IIZ CPLD號稱零功耗，在CPLD業(yè)界實現(xiàn)了最低的靜態(tài)和動態(tài)功耗，非常適合于便攜式媒體播放器、手機（蜂窩手機，cell phone）等需延長電池使用時間的便攜式應用。37FPGA和CPLD的比較很多設計人員偏愛CPLD是因為它簡單易用和高速的優(yōu)點。CPLD更適合邏輯密集型應用，如狀態(tài)機和地址解碼器邏輯等（既然提到狀態(tài)機，就說明CPLD同樣也可用于時序邏輯設計，我們實驗中將看到這一點；我們實驗中將用到CPLD和S

36、PLD）。而FPGA更適用于CPU和DSP等寄存器密集型設計。最后是一種比較有代表性和總結(jié)性的說法：FPGA is more suitable for more complex, need register design like counter. FPGA適合實現(xiàn)像計數(shù)器那樣需要寄存的復雜邏輯。CPLD is more suitable for glue logic like decoder. CPLD適合實現(xiàn)像解碼器那樣的固定邏輯。38FPGA和CPLD的比較（小結(jié)）許多設計人員都熟悉傳統(tǒng)的PLD，并喜歡這種結(jié)構(gòu)所固有的靈活性和易用性。CPLD為ASIC和FPGA設計人員提供了一種很好的替

37、代方案，可讓他們以更簡單、方便易用的結(jié)構(gòu)實現(xiàn)其設計。CPLD現(xiàn)已達到數(shù)十萬門的密度，并可提供當今通信設計所需的高性能。大于50萬門的設計仍需ASIC和FPGA，但對于較小型的設計，CPLD仍不失為一個高性價比的替代方案。39我們CPLD實驗的主要教學目的不同EDA廠商在推出其PLD芯片產(chǎn)品的同時，也會同時推出該芯片的設計開發(fā)平臺軟件。例如要設計開發(fā)Altera公司的FPGA/CPLD芯片的話，就只能用Altera公司自己的Quartus II軟件(最新版本11.1 2011年11月發(fā)布；舊的Max+plus II早已停止升級且已被Quartus II取代)，且該軟件不支持其它公司芯片的開發(fā)設計

38、。40而要設計開發(fā)Lattice公司的CPLD/FPGA芯片的話，就只能用Lattice公司的Diamond/ispLEVER套件了(不同最新版本2011年12月/10月/9月發(fā)布)，當然它也不支持其它公司芯片的開發(fā)設計。軟件的使用總是有個由陌生到熟悉的過程，而關(guān)鍵是要掌握PLD芯片開發(fā)設計的技術(shù)。通過CPLD實驗，可以學到如何利用ispLEVER軟件來開發(fā)設計Lattice公司的CPLD/FPGA芯片，同時還可以學到簡單SPLD芯片的編程設計方法，從而為今后可能遇到的類似芯片開發(fā)設計作好知識儲備。41屬于CPLD工藝的產(chǎn)品有很多類，我們主要介紹ISP（In-System Programmab

39、le在系統(tǒng)可編程）器件。下面以Lattice公司的ISP器件為例，介紹ISP的原理和應用開發(fā)方法。Lattice專利所有的E2CMOS技術(shù)由于其內(nèi)在性能、可再編程性及可測試性等方面的優(yōu)點成為可編程邏輯器件產(chǎn)品的首選處理工藝。E2CMOS具有電可擦寫能力，是ISP器件的基石。Lattice公司是世界上第一片GAL的誕生地。近年來，該公司在HDPLD(High Density PLD)的研制方面也取得了很大的進展，特別是于1991年發(fā)明并率先推出了高密度在系統(tǒng)可編程ISP邏輯器件，開拓了新一代的PLD。目前Lattice公司生產(chǎn)的HDPLD有多個系列：ispLSI 1000、2000、3000、5

40、000、6000、8000系列。2.2 ispLSI原理（了解即可?。?2ispLSI系列產(chǎn)品LSI=Large Scale Integration大規(guī)模集成為適應不同的用戶需要，可編程邏輯器件一般都有各種不同規(guī)模的芯片。Lattice的ISP器件主要有以下系列：1000：125/225MHz工作時鐘，有20008000個PLD邏輯門，適用于高速編碼、總線管理、LAN、DMA控制等，為基本系列（1000/1000E/1000EA）。2000：100/180/225/300MHz，有10008000個PLD邏輯門，I/O端口較多，適用于高速計數(shù)、定時等場合，為最快系列（2000/2000V/20

41、00E/2000VE/2000VL）。5000：125/180MHz工作時鐘，有600024000個PLD邏輯門，采用SuperWIDETM技術(shù)，可支持64位函數(shù)，適用于數(shù)字信號處理、圖像處理、數(shù)據(jù)加密、解密和壓縮等，BGA封裝可選，為最寬系列（5000VE/5000VA）。8000：110/125MHz工作時鐘，有3200060000個PLD邏輯門，采用SuperBIGTM技術(shù)，適用于高密度數(shù)字信號處理等，采用BGA封裝，為最大、最高密度系列（8000/8000V）。43在系統(tǒng)可編程邏輯器件（ISP器件）是一種可以在電路系統(tǒng)中最后完成其邏輯功能的新型邏輯電路器件。該器件在系統(tǒng)安裝完成后，可以

42、讓用戶在不改變電路系統(tǒng)的設計和線路板的硬件設置的情況下，為重構(gòu)邏輯而直接在電路板上對該器件進行編程、再編程或反復編程，而不需要額外的編程器。ISP技術(shù)使得用戶在產(chǎn)品的整個壽命周期中獲得無形的利益。從設計、制造到現(xiàn)場升級、維護，采用ISP技術(shù)可以加速產(chǎn)品的上市，并能降低研發(fā)和生產(chǎn)成本。ISP器件的開發(fā)具體就是采用本實驗要講到、用到的ispLEVER軟件來進行！44ISP先進封裝技術(shù)一般常見的IC芯片封裝類型：DIP(Double In-line Package雙列直插式封裝)PLCC(Plastic-Leaded Chip Carrier塑料芯片載體封裝)Lattice提供最新的無鉛封裝方案（L

43、ead-Free, RoHS Compliant Packaging）（RoHS = Restrictions on the use of Hazardous Substances），已通過ISO14001環(huán)境管理體系認證“先進封裝類型”包括：TQFP（Thin Quad Flat Pack四邊扁平封裝）BGA（Ball Grid Array塑料球格陣列封裝）45ispLSI3256結(jié)構(gòu)圖主要有萬能邏輯塊(GLB)、集總布線區(qū)(GRP)、輸出布線區(qū)(ORP)、時鐘單元(CLK)、輸入總線、I/O單元、系統(tǒng)邊界掃描單元（3000系列特有），對于1000和2000系列還有專用輸入口(DI)。每8個

44、GLB、1個ORP、16個I/O單元和2個專用輸入口組成了一個萬能板(megablock)。GLB-Generic Logic Block; GRP-Global Routing Pool;ORP-Output Routing Pool; CLK-Clock Distribution Network集總布線區(qū)GRP：位于芯片中央，任務是將所有片內(nèi)邏輯通過布線聯(lián)系在一起，供設計者使用。ispLSI器件的結(jié)構(gòu)46GLB由與陣列(AND Array)、乘積項共享陣列(Product Term Sharing Array，簡稱PTSA)、重構(gòu)寄存器(Reconfigurable Registers)和

45、控制部分(Control Functions)組成。1000/2000系列GLB結(jié)構(gòu)GLB越多，可實現(xiàn)越復雜的邏輯功能！例如3256有32個Twin GLB，實驗用的1016有16個GLB。47GLB的多種使用方式乘積項共享方式：任意一個輸出都可以用到邏輯陣列輸出的一個或多個或門的輸出，采用這種方式最多可以有20個乘積項。適用于乘積項多于7個的復雜邏輯輸出。乘積項直通方式：對四個或門，每個都只能輸入四個乘積項，其輸出跳過PTSA，跳過異或門，直接到達D觸發(fā)器。適用于對時間延遲要求嚴格的信號，即標有CRITICAL的信號。異或門方式：陣列中的4、4、5、7組合中各有一個乘積項不進入或門，而直接進

46、入異或門，與乘積項共享后的輸出進行異或。采用這種結(jié)構(gòu)，GLB可以實現(xiàn)一些更為復雜的邏輯。48輸出布線區(qū)結(jié)構(gòu)圖輸出布線區(qū)(ORP)可以把輸出信號從GLB引向指定為輸出口的I/O單元。由于輸出布線區(qū)的布線功能相當強大，使得用戶對輸出端口的分配具有很大的靈活性。GLB49系統(tǒng)時鐘和系統(tǒng)I/O時鐘時鐘單元提供三個系統(tǒng)時鐘(CLK0,CLK1,CLK2)和二個系統(tǒng)I/O時鐘。這些時鐘信號來自時鐘輸入引腳(Y0,Y1,Y2,Y3)（注意：ispLSI1016只有Y0Y2）。其中，Y0直接連到CLK0上，其余三個可以通過時鐘分配網(wǎng)絡(Clock Distribution Network)連到其它幾個系統(tǒng)時鐘

47、和系統(tǒng)I/O時鐘信號上去。50I/O單元結(jié)構(gòu)每個I/O單元輸出端都有一個上拉電阻(Active Pull Up)，當該單元不用時，它的輸出管腳處于高阻態(tài)；對于使用的管腳，設計軟件在生成熔絲圖(Fuse Map)文件時有是否上拉這一選項，選用上拉電阻可以提高抗干擾能力，減小電源功耗。I/O單元的時鐘可以是兩個系統(tǒng)I/O時鐘中的任意一個。JEDEC fusemap file（熔絲圖文件）是一種通用的可用于PLD器件的下載編程燒錄的二進制文件。即為本實驗的下載文件(*.jed)。JEDEC（Joint Electronic Device Engineering Council，電子設備工程聯(lián)合委員會

48、）, a standards organization with representatives from major semiconductor companies on its committees, has approved a standard for the interchange of PLD data. The JEDEC file is used as the medium of transfer from the development computer environment to that of the hardware device programmer. Includ

49、ed in the file are control bits that determine the status of security cells or fuses, test vectors, and data-transmission checksums.51I/O單元的八種組成方式I/O單元根據(jù)需要可接成輸入、輸出、雙向I/O三種形式，具體有以上8種方式。52ispGDS22原理圖ispGDS(In-System Programmable Generic Digital Switch，在系統(tǒng)可編程數(shù)字開關(guān)陣列)能夠在不撥動機械開關(guān)或不改變系統(tǒng)硬件的情況下，通過簡單編程來快速地改變印刷

50、電路板的連接關(guān)系。如圖，A排的每個端口可以同相或反相地連接到B排的任一端口；A排和B排的任一端口也可以獨立地編程為高電平或低電平。2.3 ispGDS原理與編程53用ispGDS取代DIP開關(guān)由于每個端口可以通過編程的方式設置成獨立的高電平或低電平，所以ispGDS 只需一半的引腳數(shù)就能取代絕大多數(shù)的DIP撥碼開關(guān)，且無需上拉電阻。上圖示出了用一片ispGDS14取代兩片DIP開關(guān)的情況。與ispLSI器件的I/O單元相似，自帶上拉電阻54ispGDS的編程ispGDS的編程源代碼可以用各種文本編輯器產(chǎn)生，以.gds為擴展名，再用其自帶的GASM編譯器將其編譯生成可下載到實際ispGDS器件中

51、去實現(xiàn)所設計邏輯的二進制的JEDEC(.jed)文件。下面是一個例子temp.gds：（其中pinx指ispGDS的實際管腳號）This is a comment 注釋title=test 標題device=ispgds22 器件名pin1=pin28 同相互連pin2=!pin27 反相互連pin5=h 設為高電平pin6=l 設為低電平!pin9=pin19 反相互連mypin pin17 使用標記pin12=mypin 等效于：pin12=pin17編譯生成JEDEC文件：C:gds gasm temp （在DOS方式下；假設在C:gds目錄下包括ispGDS的GASM編譯器；結(jié)果在同一

52、目錄下生成可下載的同名temp.jed文件）552.4 ispLEVER介紹2.4.1 ispLEVER簡介 1、ispLEVER概述 2、ispLSI1016器件介紹（了解即可！）2.4.2 ispLEVER的使用 1、ispLEVER的使用簡介 2、ispLEVER的使用舉例2.4.3 ABEL-HDL硬件描述語言（了解即可?。?1、ABEL-HDL基本語言結(jié)構(gòu) 2、常用的ABEL-HDL邏輯描述語句 3、ABEL-HDL語言設計舉例2.4.4 ispLEVER實驗完整舉例 561、ispLEVER概述ispLEVER是美國Lattice半導體公司（Lattice Semiconducto

53、r Corporation）出品的一種運行于PC機Windows環(huán)境下的優(yōu)秀通用電子設計工具套件，其最早的前身是著名的ABEL軟件。ispLEVER套件能夠以原理圖和ABEL-HDL語言及VHDL語言、Verilog HDL語言等多種方式輸入設計，并且包括了邏輯功能仿真、時序仿真和波形顯示器。其原理圖和硬件描述語言混合輸入方式使得設計輸入十分靈活方便。ISP Synario ispDesignEXPERT ispLEVER Diamond2.4.1 ispLEVER簡介57ispLEVER的前身是ISP Synario軟件，其ISP Synario Starter套件的5.1B版本于1998年

54、推出。2000年推出的新版ispDesignEXPERT套件（8.2版本），是一個可以非常方便地進行EDA設計的集成化軟件?？捎糜谠O計、實現(xiàn)、驗證以及編程Lattice公司的所有ispLSI、MACH、PAL和GAL器件。它支持混合模式輸入（即電路原理圖、ABEL-HDL、VHDL、Verilog HDL語言輸入）的設計實現(xiàn)（包括編譯、適配、生成JEDEC文件及優(yōu)化），支持設計的驗證（包括報表、模擬仿真和靜態(tài)時序分析）。58ispLEVER套件是Lattice公司最新一代系列可編程邏輯器件開發(fā)工具軟件，最新版本是2011年12月發(fā)布的Lattice Diamond 1.4.1以及2011年9月

55、發(fā)布的ispLEVER 8.2。其中應用于Lattice CPLD及Lattice成熟PLD器件設計開發(fā)的ispLEVER Classic 1.5于2011年10月發(fā)布（相當于以前的ISP Synario及ispDesignEXPERT軟件的最新升級）（我們實驗采用！）。ispLEVER Classics System Requirements:Windows 7, Vista, XP, Windows 2000 Workstation59ispLEVER套件支持所有Lattice可編程邏輯器件產(chǎn)品，包括FPGA、FPSC、GDX及CPLD（如ispLSI1000系列）等等；支持Verilog

56、-HDL、VHDL、ABEL-HDL語言以及原理圖與HDL語言的混合輸入方式。ispLEVER套件包含ispVM System工具軟件，提供一個簡單明了的界面，能處理從下載熔絲圖編程文件（即JEDEC文件）到器件鏈編程管理的一切事務，即負責完成下載和器件編程（Windows下最新版本為ispVM System 18.0.2 2011年12月發(fā)布，我們實驗采用?。?。ispVM Systems System Requirements:Windows: Windows 7, Vista 32-bit, XP, 2000;Linux: Red Hat Enterprise V4 and V5; UNI

57、X: Solaris 2.8602、ispLSI1016器件介紹（了解即可！）ispLSI1016是電可擦寫CMOS(E2CMOS)的ISP器件，其芯片為44引腳的PLCC封裝，其中38個為I/O引腳，集成密度為2000個PLD邏輯門，每片含64個D觸發(fā)器，引腳到引腳的延時為10ns。整個1016器件分為萬能邏輯塊(GLB)、集總布線區(qū)(GRP)、輸出布線區(qū)(ORP)和I/O組等部分。外部信號通過I/O Cell引到GRP，GRP用以完成任意I/O口到任意GLB的互聯(lián)、任意GLB之間的互聯(lián)、各輸入I/O信號到輸出布線區(qū)的聯(lián)接；器件的所有邏輯功能均在GLB中完成，可由一個GLB或多個GLB級聯(lián)共

58、同完成；1016中共有16個GLB。輸入I/O Cell的輸出信號和GLB的輸出信號通過ORP將各輸出信號連接到被定義為輸出端的I/O Cell的輸入端。61下圖是pLSI/ispLSI 1016的功能方框圖和引腳圖(PLCC封裝)。從左圖中可以看出，該器件結(jié)構(gòu)分為以下五個部分： (a)功能框圖 (b)引腳圖ispLSI1016介紹(1). 集總布線區(qū)GRP(Global Routing Pool)(中央布線區(qū))：該區(qū)位于芯片的中央，其任務是將所有片內(nèi)邏輯聯(lián)系在一起，供設計者使用。其特點是其輸入輸出之間的延遲是恒定的和可預知的，例如110MHz檔次的芯片在帶有4個負載時的延遲時間為0.8ns，

59、與輸入輸出無關(guān)。這個特點使片內(nèi)互聯(lián)性臻于完善，使用者可以方便地實現(xiàn)各種復雜的設計。62(2). 萬能邏輯塊GLB(Generic Logic Block)：GLB是上頁圖(a)中兩邊的小方塊，每邊8塊，共16塊。GLB是由與陣列、乘積項共享陣列、4輸出邏輯宏單元和控制邏輯組成。ispLSI1016介紹63(3). 輸出布線區(qū)ORP(Output Routing Pool)：輸出布線區(qū)可以把輸出信號從GLB引向指定為輸出口的I/O單元。由于輸出布線區(qū)的布線功能相當強大，使得用戶對輸出端口的分配具有很大的靈活性。ispLSI1016介紹GLB64(4). 系統(tǒng)時鐘和系統(tǒng)I/O時鐘：時鐘單元提供三個

60、系統(tǒng)時鐘(CLK0,CLK1,CLK2)和二個系統(tǒng)I/O時鐘。這些時鐘信號來自時鐘輸入引腳(Y0,Y1,Y2,Y3)（ispLSI1016只有Y0Y2）。其中，Y0直接連到CLK0上，其余三個可以通過時鐘分配網(wǎng)絡連到其余的系統(tǒng)時鐘和系統(tǒng)I/O時鐘信號上。ispLSI1016介紹65(5). 輸入輸出I/O單元：I/O單元的時鐘可以是兩個系統(tǒng)I/O時鐘中的任意一個。每個I/O單元輸出端都有一個上拉電阻，當該單元不用時，它的輸出管腳處于高阻態(tài)；對于使用的管腳，設計軟件在生成熔絲圖時有是否上拉這一選項，選用上拉電阻可以提高抗干擾能力，減小電源功耗。一個萬能板的16個I/O單元共用輸出使能信號。isp