集成電路版圖設(shè)計報告

1、集成電路版圖設(shè)計實驗報告班級：微電子1302班學(xué) 號:1306090226姓名：至i艮日期：2016年1月10日一：實驗?zāi)康模菏煜C設(shè)計軟件Cadence Layout Editor 的使用方法，掌握集成電路原理 圖設(shè)計，原理圖仿真以及版圖設(shè)計的流程方法以及技巧。二：實驗內(nèi)容I.Linux常用命令及其經(jīng)典文本編輯器 vi的使用：了解Linux操作系統(tǒng)的特點。：熟練操作如何登錄、退出以及關(guān)機。：學(xué)習Linux常用的軟件以及目錄命令。：熟悉經(jīng)典編輯器vi的基本常用操作。.CMO或相器的設(shè)計和分析：進行cmos反相器的原理圖設(shè)計。：進行cmos反相器的原理圖仿真。：進行cmos反相器的版圖設(shè)計。.

2、CMOST非門的設(shè)計和分析：進行cmos與非門的原理圖設(shè)計。：進行cmos與非門的原理圖仿真。:進行cmos與非門的版圖設(shè)計.CMOS Dt蟲發(fā)器的設(shè)計和分析：進行cmosDtt發(fā)器的原理圖設(shè)計。：進行cmosDft蟲發(fā)器的原理圖仿真。：進行cmosD發(fā)器的版圖設(shè)計。.對以上的學(xué)習進行總結(jié)：總結(jié)收獲學(xué)習到的東西。：總結(jié)存在的不足之處。：展望集成電路版圖設(shè)計的未來。三：實驗步驟（CMO袤相器）.CMO或相器原理圖設(shè)計內(nèi)容：首先建立自己的Library ,建立一個原理圖的cell ,其次進行原理圖 通過調(diào)用庫里面的器件來繪制原理圖，然后進行檢錯及修正，具體操作如下：在Terminal視窗下鍵入ic

3、fb ,打開CIWTooLibrary Manager ；File -Nevw Library ；在name填上Library 名稱；選擇 Compile a new techfile；鍵入/0.6um.tf ;File f Ne2 Cell view,在 cell name鍵入 inv , tool 選擇 schematic ,單擊 OK點擊Schematic視窗上的指令集 AdcHInstance ,出現(xiàn)Add Instance 視窗;通過Browse analogLib 庫將要用到的元件添加進來；快捷鍵W進行元器件之間的連接；快捷鍵P根據(jù)input和output進行引腳的添加并連接；點擊

4、各個元器件快捷鍵q對相關(guān)的信息進行標注，如model name width , length ；DesignfCheck and Save,若有錯誤則原理圖上相應(yīng)部分會閃動，選才C Checkf Find Marker查看錯誤的原因；DesignfCreate cellview fFrom cellview 產(chǎn)生反相器；點擊【artName快捷鍵q出現(xiàn)屬性窗口，根據(jù)特性改成相應(yīng)名字；用add/shape來修飾symbol進行外觀的修飾；查錯并保存。.CMOS相器原理圖仿真在 schematic view 窗口 中選擇 tools fanalog environment點擊setupfsimul

5、ator/Director/Host來選擇仿真工具，一般采用默認即可；點擊setupfmodel path來指定所選的模型；添加輸入端信號；單擊Analysis fChoose選擇分析類型以及仿真時間；添加需要測定的引腳；生成網(wǎng)表并仿真；保存仿真文件；.CMOS相器版圖設(shè)計首先建立自己的文件夾并導(dǎo)入庫文件，運行 Cadence在其中建立自己的工藝庫、設(shè)計庫和版圖庫，再用自己的庫打開畫版圖的界 面。步驟：PSUB NWELLACTIV臥 POLY4NIMD PIM2 CONTACTMETAL1四：實驗結(jié)果（見附圖）五.實驗心得設(shè)計方法、技巧以及要注意的問題1、連接電路圖時，需要注意節(jié)點的處理，不

6、能有兩條線同時連到一個節(jié)點 上，否則在Check時會提示錯誤，例如“ vdc”的所有“一”極要接地， 就不能把這些連線全部都連接到“ gnd”的一個點上，應(yīng)該把它們?nèi)糠?開。2、同樣的，繪制版圖時候，對管子的排版要做到心中有數(shù)，既不能太分散， 也不能過于緊湊，太分散的話，整個圖面看起來就太空曠，太緊湊的話， DRC的時候容易產(chǎn)生太多的白色交叉線，事后調(diào)整排版，就又得花費不 必要的時間了。3、版圖繪制的過程中，要盡量避免不同材料之間的交叉重疊，過多的重疊 就太影響美觀，當然，避無可避的時候，要靈活的進行排版，注意控制 交叉材料的長度與寬度，總之，我們的版圖一定要盡可能漂亮?？偨Y(jié)掌握cadenc

7、e的使用，的確花費了我好長的時間，為了這個實驗，我仔仔細細的看了 cadence使用手冊，但是我發(fā)現(xiàn)按照使用手冊的操作，有些步 驟不能夠順利進行下去，所以我在網(wǎng)上下載了好多關(guān)于版圖設(shè)計的課件、 cadence使用介紹，也在實驗室學(xué)長學(xué)姐們的指導(dǎo)下，最終完成了一個很簡 單的異或門實驗。電路圖的連接需要我很仔細很仔細，哪一根線對應(yīng)哪一個管子，節(jié)點之 間的處理，不容一點疏忽，同樣，版圖繪制中，接觸孔的設(shè)置，相同材料的 銜接，接觸孔的完全覆蓋，阱與高低電平之間的連接，都是注意點。每個PMOS管的襯底接電源，每個 NMOS的襯底接地，否則 CHECK 結(jié)果中會有 Warning。定義各個端口信號時，要盡

8、可能的把相同端口連接到一起，盡可能少做 一些“Pin”，例如這里我做的雖然有 8根MOS管，但是輸入信號僅僅是兩 個，我就沒必要把每一根管子都定義輸入信號，兩個“ Pin”就足以了，太多 的話，就需要給每一根管子都加脈沖電平（vpulse）,這樣就太混亂了。每個PMOS管的襯底接電源，每個 NMOS的襯底接地，否則CHECK結(jié)果 中會有Warning。在學(xué)習和使用cedence的過程中，不僅讓我們初步體會到了版圖設(shè)計的 基本過程，同時也讓我們體會到版圖設(shè)計的艱辛。驗證時出現(xiàn)的一系列的錯 誤擺在面前時，尤其是DRC驗證過程中一次次出現(xiàn)的大片 errors,我曾經(jīng)覺 得很失望，但是我沒有放棄驗證，

9、從每一步耐心的檢驗錯誤，最終得到成功， 那種喜悅的心情更加令人難忘?？偠灾@個過程讓我收獲了許多。 發(fā)展趨勢：在集成電路（IC）發(fā)展初期，電路設(shè)計經(jīng)歷了從器件的物理版圖設(shè)計到集成 電路單元庫的出現(xiàn)，使得集成電路設(shè)計從器件級進入邏輯級， 這種設(shè)計思想使得 諸多電路和邏輯設(shè)計師能夠直接參與集成電路設(shè)計，極大地推動了IC產(chǎn)業(yè)的發(fā)展。盡管IC的速度高、功耗小，但由于 PCBfe中IC芯片之間的連線延時、PCB 板可靠性以及重量等因素的限制，整機系統(tǒng)的性能受到了極大地限制。目前隨 著微電子制造技術(shù)的發(fā)展，21世紀的微電子技術(shù)將從目前的 4G時代逐步向3T 時代邁進。正是在需求牽引和技術(shù)推動的作用下，

10、出現(xiàn)了將整個系統(tǒng)集成在一個或幾個 微電子芯片上的集成系統(tǒng)（IS）或系統(tǒng)芯片（SOC概念。從分立元器件到集成 電路，再由集成電路過渡到系統(tǒng)集成。它不僅是技術(shù)的革新，同時也是時代的進 步。它對微電子技術(shù)的推動作用將不亞于自 20世紀50年代末快速發(fā)展起來的集 成電路技術(shù)。微電子技術(shù)從IC向IS轉(zhuǎn)變不僅是一種概念上的突破，是信息技術(shù) 發(fā)展的必然結(jié)果，它必將導(dǎo)致又一次以微電子技術(shù)為基礎(chǔ)的信息技術(shù)革命，21世紀的今天將是IS技術(shù)真正快速發(fā)展的時代。鑒于集成電路IS技術(shù)的發(fā)展，隨著技術(shù)水平的不斷提高版圖設(shè)計也在不斷 升級。由一開始的手工繪制、檢測到人工平臺繪制、檢測再到智能平臺繪制、 DRC/LVS?能檢測。而在剛剛結(jié)束的版圖設(shè)計課中，老師告訴我們現(xiàn)在制作版圖 的公司都有自己的標準單元庫，從基本的 Cell、MO卸元到反相器、定時器、力口 法器的基本器件版圖都囊括其中，很多簡單集成電路版圖都不用設(shè)計人員親自動 手畫，直接從自己的單元庫中調(diào)用就行，當然各公司標準單元庫的規(guī)模不一樣， 規(guī)模較大、體系較完善的公司其標準單元庫就越豐富，涵蓋的標準單元也