《超大規(guī)模集成電路設(shè)計》考試習(xí)題(含答案)完整版分析

1、1集成電路的發(fā)展過程經(jīng)歷了哪些發(fā)展階段？劃分集成電路的標(biāo)準(zhǔn)是什么？集成電路的發(fā)展過程:小規(guī)模集成電路（SmallScaleIC,SSI）中規(guī)模集成電路（MediumScaleIC,MSI）大規(guī)模集成電路（LargeScaleIC，LSI）超大規(guī)模集成電路（VeryLargeScaleIC，VLSI）特大規(guī)模集成電路（UltraLargeScaleIC，ULSI）巨大規(guī)模集成電路（GiganticScaleIC，GSI）劃分集成電路規(guī)模的標(biāo)準(zhǔn)類別數(shù)字集成電路MOSIC雙極IC模擬集成電路SSIV102V100V30MSI102,710310050030100LSI103,105500200010

2、0300VLSI105-1072000300ULSI107-109GSI1092超大規(guī)模集成電路有哪些優(yōu)點？降低生產(chǎn)成本VLSI減少了體積和重量等，可靠性成萬倍提高，功耗成萬倍減少.提高工作速度VLSI內(nèi)部連線很短，縮短了延遲時間.加工的技術(shù)越來越精細.電路工作速度的提高，主要是依靠減少尺寸獲得.降低功耗芯片內(nèi)部電路尺寸小，連線短，分布電容小，驅(qū)動電路所需的功率下降.簡化邏輯電路芯片內(nèi)部電路受干擾小，電路可簡化.優(yōu)越的可靠性采用VLSI后，元件數(shù)目和外部的接觸點都大為減少，可靠性得到很大提高。體積小重量輕縮短電子產(chǎn)品的設(shè)計和組裝周期一片VLSI組件可以代替大量的元器件，組裝工作極大的節(jié)省,生產(chǎn)

3、線被壓縮，加快了生產(chǎn)速度.3簡述雙阱CMOS工藝制作CMOS反相器的工藝流程過程。1、形成N阱2、形成P阱3、推阱4、形成場隔離區(qū)5、形成多晶硅柵6、形成硅化物7、形成N管源漏區(qū)8、形成P管源漏區(qū)9、形成接觸孔10、形成第一層金屬11、形成第一層金屬12、形成穿通接觸孔13、形成第二層金屬14、合金15、形成鈍化層16、測試、封裝，完成集成電路的制造工藝4在VLSI設(shè)計中，對互連線的要求和可能的互連線材料是什么？互連線的要求低電阻值：產(chǎn)生的電壓降最小；信號傳輸延時最小（RC時間常數(shù)最小化）與器件之間的接觸電阻低長期可靠工作可能的互連線材料金屬（低電阻率），多晶硅（中等電阻率），高摻雜區(qū)的硅（注

4、入或擴散）（中等電阻率）5在進行版圖設(shè)計時為什么要制定版圖設(shè)計規(guī)則？片集成電路上有成千上萬個晶體管和電阻等元件以及大量的連線。描述這些基本單元的版圖，是一系列幾何圖形有規(guī)則的排列。為了保證由這些基本單元及其相互連線構(gòu)成的版圖能夠在工藝線上生產(chǎn)出來，必須制定版圖設(shè)計規(guī)則。在芯片尺寸盡可能小的前提下，使得即使存在工藝偏差也可以正確的制造出IC,盡可能地提高電路制備的成品率。6版圖驗證和檢查主要包括哪些方面？DRC(DesignRuleCheck)：幾何設(shè)計規(guī)則檢查；對IC的版圖做幾何空間檢查，保證能在特定的工藝條件下實現(xiàn)所設(shè)計的電路，并保證一定的成品率；ERC(ElectricalRuleChec

5、k):電學(xué)規(guī)則檢查；檢查電源(power)/地(ground)的短路，浮空的器件和浮空的連線等指定的電氣特性；LVS(LoyoutversusSchematic)：網(wǎng)表一致性檢查；將版圖提出的網(wǎng)表和原理圖的網(wǎng)表進行比較，檢查電路連接關(guān)系是否正確，MOS晶體管的長/寬尺寸是否匹配，電阻/電容值是否正確等；LPE(LayoutParameterExtraction)：版圖寄生參數(shù)提取；從版圖中提取晶體管的尺寸、結(jié)點的寄生電容、連線的寄生電阻等參數(shù)，并產(chǎn)生SPICE格式的網(wǎng)表，用于后仿真驗證；POSTSIM：后仿真，檢查版圖寄生參數(shù)對設(shè)計的影響；提取實際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表

6、，進行開關(guān)級邏輯模擬或電路模擬，以驗證設(shè)計出的電路功能的正確性和時序性能等，并產(chǎn)生測試向量。7版圖設(shè)計規(guī)則是根據(jù)什么制定出來的？為什么說它是集成電路的性能和集成度與成品率之間的折衷？從圖形如何精確地光刻到芯片上出發(fā)，可以確定一些對幾何圖形的最小尺寸限制規(guī)則，這些規(guī)則被稱為設(shè)計規(guī)則。設(shè)計規(guī)則是電路性能和成品率之間的折中，設(shè)計規(guī)則保守則成品率高，但電路面積大、性能差一些；設(shè)計規(guī)則激進，則電路性能好、面積小，但成品率低。8簡述九設(shè)計規(guī)則與微米設(shè)計規(guī)則各自的優(yōu)缺點？以九為單位：把大多數(shù)尺寸(width，space等等)約定為九的倍數(shù)九與工藝線所具有的工藝分辨率有關(guān)，是線寬偏離理想特征尺寸的上限以及掩膜

7、版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點：版圖設(shè)計獨立于工藝和實際尺寸，改變九值就可以得到不同的設(shè)計規(guī)則；缺點：容易造成芯片面積浪費和工藝難度增加；以微米為單位：現(xiàn)代IC設(shè)計普遍采用的方法，每個尺寸之間沒有必然的比例關(guān)系，提高每一尺寸的合理程度；簡化度不高。9標(biāo)準(zhǔn)單元法與門陣列法比較有何優(yōu)點和缺點？標(biāo)準(zhǔn)單元法與門陣列法比較有明顯的優(yōu)點：芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管?？梢员ＷC100的連線布通率。單元可以根據(jù)設(shè)計要求臨時加以特殊設(shè)計并加入庫內(nèi)，因而可以得到較佳的電路性能?？梢耘c全定制設(shè)計法相結(jié)合功能塊。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計的功

8、能塊。標(biāo)準(zhǔn)單元法也存在缺點和問題；原始投資大。單元庫的開發(fā)需要投入大量的人力物力；當(dāng)工藝變化時，單元的修改工作需要付出相當(dāng)大的代價。因而如何建立一個在比較長的時間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫是一個突出問題。成本較高。由于掩膜版帶要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。因此只有芯片產(chǎn)量達到某一定額(幾萬至十幾萬)，其成本才可接受。隨著工藝進入深亞微米，IC器件的物理實現(xiàn)出現(xiàn)了哪些方面的變化？隨著工藝進入深亞微米，IC器件的物理實現(xiàn)出現(xiàn)了以下3個方面的變化：邏輯單元的幾何尺寸和邏輯單元之間的距離隨著特征尺寸的減小而減小，從而使總延時減小。由于特征尺寸的減小，導(dǎo)線電阻增加。為了抵消導(dǎo)線橫向尺

9、寸的減小，導(dǎo)線側(cè)向尺寸即厚度被適度增加，以使導(dǎo)線電阻的增加不至于過大，從而導(dǎo)致縱向分布電容和邊緣分布電容的增加，這兩種分布電容都具有導(dǎo)致導(dǎo)線間耦合的性質(zhì)。連線延時(主要是側(cè)向分布電容和邊緣分布電容引入的延時)在總延時中占據(jù)了主導(dǎo)地位，而輸入延時也由于工作頻率的提高而變得不容忽視。FPGA與CPLD有何相似之處和不同之處？FPGA是CPLD的一個發(fā)展最快的分支，復(fù)雜的可編程邏輯器件CPLD是由PLD或GAL發(fā)展而來.CPLD延伸出兩大分支，即可擦除可編程的邏輯器件EPLD和現(xiàn)場可編程門陣列器件FPGA.1.CPLDFPGA內(nèi)部結(jié)構(gòu)ProducttermLookupTable程序存儲內(nèi)部EEPRO

10、MSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源EAB，鎖相環(huán)保密性可加密一般不能保密FPGA采用SRAM進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后，EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個CLB結(jié)合起來實現(xiàn)。CPLD的與或陣列結(jié)構(gòu)，使其適

11、于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。FPGA為細粒度結(jié)構(gòu)，CPLD為粗粒度結(jié)構(gòu)。FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線?？蓽y試性設(shè)計的對象是什么？為什么要從事VLSI的可測試性設(shè)計？電路的可控制性和可觀察性。Pin數(shù)目有限，大量芯片內(nèi)部的信息無法訪問。在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求。為什么說MOS管的工作速度與l2成反比？提高MOS管的工作速度方法有哪些？（見18題答案）電子從源極運動到漏極所需的時間（MOS管的切換時間）：p二-,卩為常數(shù)，當(dāng)不變時，P與L2成正比，L為溝道長度。卩Vnnds某CMOS電路負

12、載電容近似等于e8C，c為標(biāo)準(zhǔn)反相器柵電容。已知標(biāo)準(zhǔn)反相器gg的平均延遲時間t二2ns。試求：（1）用標(biāo)準(zhǔn)反相器直接驅(qū)動負載電容的延遲時間。（2）av用逐級放大反相器直接驅(qū)動負載電容的最小延遲時間。逑級戰(zhàn)尢反村器驅(qū)動負盛屯容的堆小逛遲時仙.解tCl）標(biāo)準(zhǔn)辰相將乎均縫遲時間為%=-=號G；=2（ns）用標(biāo)準(zhǔn)反栢瞎驅(qū)勁笊輜屯存的延吧時間皿為=7=了r”=2xcj（ds）=5IJ3C2）后延遲時間如小，皿相器級數(shù)N為最小延遲旳間r“用Sia=i”=gX2.7X211=43.3由此例可見用逐鎮(zhèn)放丈反拒.器驅(qū)動境載電容的延遲時問比克接用標(biāo)準(zhǔn)反招器軀動負枚電容的魁遲時問衛(wèi)數(shù)迢級爻乘減小什么是可測性設(shè)計？可

13、測性設(shè)計包括哪些技術(shù)？可測試性包括哪些重要方面？可測性設(shè)計：在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求?？蓽y性設(shè)計技術(shù)：主要包括分塊測試技術(shù)、掃描測試技術(shù)、特征量分析分塊測試技術(shù)、邊界掃描分塊測試技術(shù)等。可測試性的三個重要方面：故障模型的提?。簩㈦娐肥С橄鬄楣收夏Ｐ?。測試生成：產(chǎn)生驗證電路的一組測試矢量。測試設(shè)計：考慮測試效率問題，加入適當(dāng)?shù)母郊舆壿嫽螂娐芬蕴岣咝酒臏y試效率。目前VLSI系統(tǒng)設(shè)計普遍采用的方法是什么？它的基本思想什么？試列舉幾種設(shè)計方法?？删幊踢壿嬈骷O(shè)計方法（PLD方法）。用戶通過生產(chǎn)商提供的通用器件自行進行現(xiàn)場編

14、程和制造，或者通過對與或矩陣進行掩膜編程，得到所需的專用集成電路。PLA、PAL和GALFPGA和CPLD半定制設(shè)計方法可分為哪幾種方法？它們各自的特點和不足之處是什么？半定制的設(shè)計方法分為門陣列（GA：GateArray）法和門海（GS：SeaofGates）法兩種。門陣列方法的設(shè)計特點：設(shè)計周期短，設(shè)計成本低，適合設(shè)計適當(dāng)規(guī)模、中等性能、要求設(shè)計時間短、數(shù)量相對較少的電路。不足：設(shè)計靈活性較低；門利用率低；芯片面積浪費。門海方法的設(shè)計特點：門利用率高，集成密度大，布線靈活，保證布線布通率。不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。試分析提高MOS管工作速度方

15、法。提高IC加工精度減小溝道長度.加強MOS管的驅(qū)動電壓（Vgs-Vt）,可以減小管子的內(nèi)阻，加快工作速度。由于卩沁2.5卩，所以NMOS管的工作速度比PMOS管快得多。可以用NMOS工藝代替PMOS工藝。P畫出CMOS反相器電壓傳輸特性曲線圖，并寫出相應(yīng)的電流方程。-4NMOS截止0VV截止itn-VVV+VV線性0tni電流方程如下：設(shè)Vtp=-Vtn0蟲（V-V）22itn巴（V-V）2-（v-V-V0-pi2Pi2-V-Vtpddr-V-Vitpdd-V-V）2itpoV+VVV截止ddtpidd-V+VVV+V飽和otpiddtpVV+V線性iotp2itnitno-、填空趣謖計優(yōu)化

16、方法中對資源進行憂化的方法有舉出2種：資源共享、串行化。FPGA沒計流程：原理圖/HDL文本輸入煤合時序仿戌適配硬件測試FPGA的可編程是基于査找表LUT可編程:后綴為Mif的jtfI：可氏是I.PMDOM的初始優(yōu)文件-用KDL源代側(cè)提供的IP屬于軟IP-0rUuartus|是Alt旺旺FPGA、CPLD集戰(zhàn)開發(fā)環(huán)境，有設(shè)計輸入編程r仿真“綜合、適配零功能.EBA中英文名詞解釋:AS1C專用集成電賂PLD可編程邏驥器ftSOK可編程單片奈統(tǒng)IP自主知識產(chǎn)權(quán)EDA電子設(shè)計口動化FPGA理場可編程邏輯門陣列HDL覆件描述語言GAL通用陣列邏輯器件粘T越界掃描瀧試SRAM靜態(tài)隨機存酵器QIMR兀SH

17、是AUera提供前FPGA/CPLD開發(fā)集成環(huán)境CPLD復(fù)雜可編程邏輯器件SOC單片電子系統(tǒng)LPM參數(shù)可設(shè)置模塊庫ISP系統(tǒng)可編程ICR在錢可重配宣方式mELSIU窗真軟件:、選擇題下列關(guān)TJTAU的說法.哪些是正確的BCD選人A.JTAG不能用于FPGA內(nèi)部SRAM的配賈B，邊界掃描技術(shù)可以用于FPGA硬件調(diào)試匚XItera的SignalTap技術(shù)是基于TAG技術(shù)的D,UTD的下載可能用于F卩陽硬件調(diào)試下列關(guān)于display句正確的是BCD選人A.只能用干倩直B.QuartnsII支持該語句的編譯匚在仍真黑控制臺現(xiàn)實搐式化字符D.在串口中輸出一一、移位寄存器timEEcagus111modu

18、lesree(clr,set,dit;田，load,data,sp?(lata_outTdR):I12inputclr.setben,load“dir,sp,clR;113input3:0data:114ourput3:0-out:115reg3:0_temp_：116always鎖(posedgeelk)117beginif(en!=1hbl)118if(clr=IbO)119tmp=4bO;1110if(sot=lJbl)1111tmp-4rhl;elseif(load=1bl)tm卩=dataelseif(dir=lfbl)1112tmp=sp,tmp3：1;1113elsetmp=(tmp2_:0tsp:1114endassigndata_outtmp;cndmodulcalways如(posedgeclktnegedgereset)if(!reset)q_d=0:elseq_d-q;always(卩oscdgcelk,negedgereset)beginif(!reset)cout-1*bO;elseif(updown)if(q_d=8hff駄q-=0)coutrbl;elseif(q_i=0&8+hff)cout=11bl;elsecout=160;endciidtnodule1.上述verilog描述的電