集成電路工藝發(fā)展歷程

1、近20年集成電路工藝發(fā)展歷程集成電路工藝(integrated circuit technique )是把電路所需要的晶體管、二極管、電阻器 和電容器等元件用一定工藝方式制作在一小塊硅片、玻璃或陶瓷襯底上，再用適當(dāng)?shù)墓に囘M(jìn)行互連， 然后封裝在一個(gè)管殼內(nèi)，使整個(gè)電路的體積大大縮小，引出線和焊接點(diǎn)的數(shù)目也大為減少。集成的設(shè) 想出現(xiàn)在50年代末和60年代初，是采用硅平面技術(shù)和薄膜與厚膜技術(shù)來(lái)實(shí)現(xiàn)的。電子集成技術(shù)按工 藝方法分為以硅平面工藝為基礎(chǔ)的單片集成電路、以薄膜技術(shù)為基礎(chǔ)的薄膜集成電路和以絲網(wǎng)印刷技 術(shù)為基礎(chǔ)的厚膜集成電路。單片集成電路除向更高集成度發(fā)展外，也正在向著大功率、線性、高頻電路和模擬

2、電路 方面發(fā)展。不過(guò)，在微波集成電路、較大功率集成電路方面，薄膜、厚膜混合集成電路還具 有優(yōu)越性。在具體的選用上，往往將各類(lèi)單片集成電路和厚膜、薄膜集成工藝結(jié)合在一起， 特別如精密電阻網(wǎng)絡(luò)和阻容網(wǎng)絡(luò)基片粘貼于由厚膜電阻和導(dǎo)帶組裝成的基片上，裝成一個(gè)復(fù) 雜的完整的電路。必要時(shí)甚至可配接上個(gè)別超小型元件，組成部件或整機(jī)。半導(dǎo)體IC通過(guò)層的方法制造，包括以下關(guān)鍵步驟：成像 沉積 蝕刻 單晶硅晶圓(或?qū)τ谔厥鈶?yīng)用，silicon on sapphire或神化鎵)用作基層。使用影像技術(shù)標(biāo)明基層上 不同的區(qū)域，這些區(qū)域?qū)⒈粨诫s質(zhì)或是多晶硅，絕緣體或金屬(以鋁為代表)的軌跡，在上面沉積。最早的集成電路使用陶

3、瓷扁平封裝，這種封裝很多年來(lái)因?yàn)榭煽啃院托〕叽缋^續(xù)被軍方使用。商 用電路封裝很快轉(zhuǎn)變到雙列直插封裝dual in-line package DIP)，開(kāi)始是陶瓷，之后是塑料。20世 紀(jì)80年代，VLSI電路的針腳超過(guò)了 DIP封裝的應(yīng)用限制，導(dǎo)致插針網(wǎng)格陣列和leadless chip carrier (LCC)的出腳形狀現(xiàn)。表面貼的封裝在20世紀(jì)80年代初期出現(xiàn)，在80年代后期開(kāi)始流行。他使 用更細(xì)的腳間距，引為海鷗翼型或J型。以Small-Outline Integrated Circuit (SOIC)為例，比相等 的DIP面積少3050%，厚度少70%。這種封裝在兩個(gè)長(zhǎng)邊有海鷗翼型引腳

4、突出引腳間距為0.05 英寸。Small-Outline Integrated Circuit (SOIC)和 PLCC 封裝。20 世紀(jì) 90 年代，盡管 PGA 封裝依然 經(jīng)常用于高端微處理器。PQFP和thin small-outline package (TSOP)成為高引腳數(shù)設(shè)備的通常封 裝。Intel和AMD的高端微處理器現(xiàn)在從PGA封裝轉(zhuǎn)到了 land grid array (LGA)封裝。Ball grid array (BGA)封裝從20世紀(jì)70年代開(kāi)始出現(xiàn)。20世紀(jì)90年代開(kāi)發(fā)了比其他封裝有更 多管腳數(shù)的Flip-chip Ball Grid Array(FCBGA)封裝。

5、在FCBGA封裝中，die被上下翻轉(zhuǎn)(flipped) 安裝，通過(guò)與PCB相似的基層而不是線與封裝上的焊球連接FCBGA封裝使得輸入輸出信號(hào)陣列 (稱(chēng)為I/O區(qū)域)分布在整個(gè)die的表面，而不是限制于die的外圍。在2005年，一個(gè)制造廠(通常稱(chēng)為半導(dǎo)體工廠)建設(shè)費(fèi)用要超過(guò)10億美金，因?yàn)榇蟛糠植僮?是自動(dòng)化的。最先進(jìn)的過(guò)程用到了以下技術(shù)：晶圓直徑達(dá)到了 300mm(比通常的餐盤(pán)要寬)使用65 納米或更小的制程。Intel, IBM, NEC和AMD在他們的CPU上，使用45納米技術(shù)。用銅線代替鋁 進(jìn)行互相連接 Lowk 電介質(zhì)絕緣體 Silicon on insulator (SOI)舊M

6、的 Strained silicon directly oninsulator (SSDOI)市場(chǎng)上第一種獲得廣泛接納的封裝是雙列直插式(DIP, Dual In Line),可用陶瓷和塑料 封裝體。這種封裝于20世紀(jì)60年代未開(kāi)發(fā)出來(lái)，正如其名，引線從封裝兩邊引出，并與封 裝垂直。這是低成本封裝，電氣性能相對(duì)較差，通過(guò)將引腳插到電路板的通孔中，便可將封 裝安裝在PCB上，引線會(huì)在電路板的另一面夾斷，再利用波峰焊接技術(shù)來(lái)焊接。該封裝可 容納最多的引線數(shù)目為40，而電路板間距則為0.65mm。這種封裝形式至今仍在使用。在20世紀(jì)70年代末80年代初，一種新的電路板裝配技術(shù)出現(xiàn)，名為表面安裝(su

7、rface mount)。在這種方法中芯片上的引線(引腳)和元件都被焊接在電路板的某一表面，而不 是穿過(guò)板體。這使得電路板兩面都可用于粘結(jié)芯片，安裝過(guò)程使用了焊料回流技術(shù)，今天， 超過(guò)95%的封裝都采用了表面安裝技術(shù)，為了支持這項(xiàng)工藝，小外形的封裝應(yīng)運(yùn)而生，其 引線也是從封裝的兩邊伸出，并做成海鷗翅膀的形狀以便板級(jí)安裝，這類(lèi)型封裝一般比DIP 更薄，能支持最大的引線數(shù)為80。到20世紀(jì)80年代中期四邊都有引線的封裝出現(xiàn)，這類(lèi)封裝稱(chēng)為四方扁平封裝(Quad Flat Packs，QFP)(引線呈海鷗翅膀形狀)或引線芯片載體(Leaded Chip Carriers)(引線呈彎曲 的J字形狀)。最

8、常用的典型四方扁平封裝間距為0.65mm或0.5mm，引線數(shù)高達(dá)208。這 些封裝在20世紀(jì)90年代初期之硬盤(pán)驅(qū)動(dòng)器和圖形市場(chǎng)獲得廣泛應(yīng)用。在電氣方面它們大約 與SO封裝相近，但能提供更多的引線，因此在相同的尺寸上具備更多功能，這種封裝備有 多種不同的尺寸和厚度。20世紀(jì)80年代末90年代初，客戶需求在相同的占位面積上享有更高的熱性能，于是， 裸露焊盤(pán)引線封裝(ExposedPad Leaded Package)得以誕生。這種封裝就是把芯片粘接端 暴露于底部的四方扁平或更小外形封裝。這些暴露的粘接端可以焊接在電路板上，以建立高 效的路徑為芯片進(jìn)行散熱。在其他因素相同的情況下，該封裝的熱性能比較

9、相同尺寸的標(biāo)準(zhǔn) 四方扁平封裝提高50%。此外，它可以在更好的頻率下(2 2.5GHz)工作，這類(lèi)封裝在便 攜式應(yīng)用如尋呼機(jī)和PDA中得到廣泛使用。隨著手持便攜式設(shè)備的尺寸不斷縮小，消費(fèi)者要求在更小的尺寸中享有相同或更多的功 能，對(duì)于手機(jī)和PDA等應(yīng)用來(lái)說(shuō)，要求的封裝尺寸要小，質(zhì)量要輕，但卻不會(huì)影響性能。 業(yè)界隧在20世紀(jì)90年代開(kāi)發(fā)出微引線框架(MLF)系列封裝，MLF接近于芯片級(jí)封裝(Chip Scale Package，CSP)，用封裝的底部引線端提供到PCB板的電氣接觸，而不是到海鷗翅膀形 狀引線的soic和qual封裝，因此，這種封裝有利于保證散熱和電氣性能。便攜式應(yīng)用是它 的主要?jiǎng)恿?/p>

10、來(lái)源，2004年所付用的封裝量差不多達(dá)20億。引線框架引線框架通常由銅制作，與基板材料一樣。20世紀(jì)90年代出現(xiàn)了一種新型封 裝，采用分層板作為基板材料，名為球柵陣列封裝(Ball Grid Array，BGA)以引線框架為基 礎(chǔ)的封裝只能夠把引線引導(dǎo)到封裝體的周邊球柵陣列封裝的引線則可引導(dǎo)到布滿封裝底 部的焊球上，這樣，對(duì)于引線數(shù)量相同的封裝尺寸而言，較之于四方扁平封裝，BGA封裝自 然更具優(yōu)勢(shì)，由于基板是分層的，因而具有電源和接地平面可進(jìn)一步提高電氣性能，起初， BGA封裝的典型焊球間距為1.27mm，與間距為0.5mm的四方扁平封裝相比，板級(jí)裝配更加 輕而易舉。球柵陣列封裝的自然發(fā)展使得

11、相同芯片的焊球間距及其封裝尺寸減小，當(dāng)間距降低為 0.4至0.8mm時(shí)，就創(chuàng)造了精細(xì)間距球柵陣列，該封裝是手持式產(chǎn)品的解決方案，雖然不是 真正的芯片級(jí)封裝，但在業(yè)界常被稱(chēng)為分層式芯片級(jí)封裝。為了適應(yīng)集成電路的發(fā)展，劃片設(shè)備技術(shù)和工藝也有了較快發(fā)展。2000年，占有國(guó)際劃片機(jī)市場(chǎng)最大份額的日本DISCO公司推出了引領(lǐng)劃片機(jī)潮流，代表了劃片機(jī)最高技術(shù)水平的雙軸對(duì)裝式6300mm全自動(dòng)劃片機(jī)，它已逐漸進(jìn)入實(shí)用化階段。1999年版的ITRS曾經(jīng)預(yù)計(jì)在0.10um制造工藝中將需要采用157nm的光刻技術(shù)，但是 目前已經(jīng)被大大延后了。這主要?dú)w功于分辨率提高技術(shù)的廣泛使用，其中尤以浸入式光刻技 術(shù)最受關(guān)注。

12、浸入式光刻是指在投影鏡頭與硅片之間用液體充滿，以提高光刻工具的折射率， 獲得更好的分辨率及增大鏡頭的數(shù)值孔徑。如193nm光刻機(jī)的數(shù)值孔徑為0.85左右，而采 用浸入式技術(shù)后，可提高至1.0及以上?；?93nm浸入式光刻技術(shù)在2004年取得了長(zhǎng)足 進(jìn)展，并有望被使用在未來(lái)45nm技術(shù)節(jié)點(diǎn)中。目前一些主要的集成電路制造商都已經(jīng)將浸 入式光刻技術(shù)作為首選。原先預(yù)計(jì)將在0.10um和90nm制造工藝中采用的157nm光刻技術(shù)， 已經(jīng)被193nm浸入式光刻技術(shù)所替代。2003年5月英特爾公司宣布的策略表明，它有意放棄157nm光刻技術(shù)，取而代之的是 努力延伸和拓展193nm光刻功能，然后使32nm工

13、藝直接進(jìn)入EUV時(shí)代。IBM也在2003年 宣布其193nm光刻技術(shù)擴(kuò)展到65nm節(jié)點(diǎn)，而157nm光刻技術(shù)被擠到了 45nm節(jié)點(diǎn)。最新 的2004年ITRS修訂版擴(kuò)充了 193nm浸入式光刻技術(shù)的使用范圍，并將ArF浸入式光刻技術(shù) 作為65nm和45nm技術(shù)節(jié)點(diǎn)的首選，同時(shí)還認(rèn)為浸入式光刻可能成為用于32nm和22nm 節(jié)點(diǎn)的解決方案。全球主要的光刻設(shè)備供應(yīng)商一一ASML、佳能和尼康均已推出了 193nm浸 入式光刻設(shè)備，而且有計(jì)劃將浸入式技術(shù)應(yīng)用到248nm光刻中。為了能在下一個(gè)技術(shù)節(jié)點(diǎn)上獲得領(lǐng)先，目前一些企業(yè)已經(jīng)開(kāi)始在部署研制下一代的光刻 技術(shù)，如遠(yuǎn)紫外光光刻(EUV)、電子束投影光刻、

14、離子束投影光刻及X射線光刻等。2004年 8月英特爾公司宣布已經(jīng)在EUV光刻上取得重要進(jìn)展，安裝了全球第一套商用EUV光刻工 具，并建立了一條EUV掩模試產(chǎn)線，表明該技術(shù)已從研發(fā)階段進(jìn)入試用階段。設(shè)計(jì)開(kāi)始向DFT、DFM、IP核復(fù)用方向發(fā)展隨著系統(tǒng)的集成度越來(lái)越高，傳統(tǒng)的設(shè)計(jì)、制造、測(cè)試方面已經(jīng)受到越來(lái)越大的限制，基于 可測(cè)性設(shè)計(jì)(DFT, design for test)和可制造性設(shè)計(jì)(DFM, design for manufacture)的方案是 克服這些限制的很好解決方法。設(shè)計(jì)一般要同時(shí)面對(duì)兩種復(fù)雜性一一硅復(fù)雜性和系統(tǒng)復(fù)雜性， 即工藝的按比例縮小和新材料、器件的引入帶來(lái)的復(fù)雜性，以及受

15、越來(lái)越小特征尺寸和客戶 對(duì)增加功能、降低成本、更短上市時(shí)間要求所驅(qū)動(dòng)的晶體管數(shù)量的指數(shù)增長(zhǎng)帶來(lái)的復(fù)雜性。 如果按照傳統(tǒng)方法設(shè)計(jì)，必然會(huì)帶來(lái)極高的制造成本、成品率急劇下降、測(cè)試成本的指數(shù)級(jí) 增加或根本無(wú)法測(cè)試等問(wèn)題。因此，必須在設(shè)計(jì)時(shí)就要考慮產(chǎn)品的可制造性和可測(cè)試性。目 前，可測(cè)試設(shè)計(jì)和可制造性設(shè)計(jì)已經(jīng)廣泛應(yīng)用于深亞微米制造工藝和SOC芯片中。深亞微 米的特殊性使器件更容易產(chǎn)生越遷和橋接等故障，為此，新型高速可測(cè)試設(shè)計(jì)成為了保證芯 片質(zhì)量、降低測(cè)試成本的關(guān)鍵技術(shù)。雖然，可制造性設(shè)計(jì)并不是最新出現(xiàn)的技術(shù)，只是在納 米級(jí)技術(shù)引起嚴(yán)重成品率問(wèn)題后才得到了空前的重視?？芍圃煨栽O(shè)計(jì)要求在產(chǎn)品設(shè)計(jì)時(shí)，把 制

16、造性能作為結(jié)構(gòu)設(shè)計(jì)的一項(xiàng)評(píng)價(jià)準(zhǔn)則，避免不必要的過(guò)高制造要求，從而造成不必要的生 產(chǎn)費(fèi)用浪費(fèi)。在過(guò)去數(shù)年間，可制造性設(shè)計(jì)(主要是分辨率增強(qiáng)技術(shù))一直是保證成品率的 關(guān)鍵，今后的發(fā)展方向是在設(shè)計(jì)和制造之間建立更具魯棒性的通信鏈路才能獲得更高的成品 率。集成電路設(shè)計(jì)與制造在進(jìn)入納米時(shí)代后已成為密不可分的一個(gè)整體，將成為前向設(shè)計(jì)與 制造數(shù)據(jù)反饋相互融合的一個(gè)更加復(fù)雜的過(guò)程。由于系統(tǒng)復(fù)雜性越來(lái)越高，以及對(duì)更短上市時(shí)間的追求，設(shè)計(jì)的復(fù)雜性也相應(yīng)成指數(shù)性增加， 提高設(shè)計(jì)生產(chǎn)率已經(jīng)成為集成電路設(shè)計(jì)業(yè)主要目標(biāo)。其中IP復(fù)用設(shè)計(jì)正在成為越來(lái)越多廠 商的選擇。SOC實(shí)現(xiàn)的一個(gè)主要基礎(chǔ)就是IP復(fù)用設(shè)計(jì)，把已有優(yōu)化的子

17、系統(tǒng)甚至系統(tǒng)級(jí)模 塊納入到新的系統(tǒng)設(shè)計(jì)中，實(shí)現(xiàn)集成電路設(shè)計(jì)能力的飛躍。2002年ITRS修訂版認(rèn)為，設(shè)計(jì) 成本才是對(duì)半導(dǎo)體技術(shù)可持續(xù)發(fā)展的最大威脅，并導(dǎo)致設(shè)計(jì)和生產(chǎn)力之間產(chǎn)生鴻溝。IP復(fù)用 設(shè)計(jì)是加快設(shè)計(jì)進(jìn)程和降低成本的有效方法。目前，IP復(fù)用設(shè)計(jì)已經(jīng)在集成電路設(shè)計(jì)中被廣 泛應(yīng)用，而且也形成了專(zhuān)門(mén)生產(chǎn)可復(fù)用IP核的產(chǎn)業(yè)和生產(chǎn)商。可復(fù)用IP核根據(jù)實(shí)現(xiàn)性不同 可分為以HDL語(yǔ)言形式提交的軟核、經(jīng)過(guò)完全布局布線的網(wǎng)表形式提供，且不能由系統(tǒng)設(shè) 計(jì)者修改的硬核，以及結(jié)合了軟核硬核兩種形式的固核三種。但是也正因?yàn)橛胁煌膹S商參 與可復(fù)用IP核的生產(chǎn)，又缺乏標(biāo)準(zhǔn)借口，造成了目前存在不同可復(fù)用IP核之間無(wú)法良好對(duì) 接和可復(fù)用IP知識(shí)產(chǎn)權(quán)交易發(fā)展仍較慢的現(xiàn)象。業(yè)界也因此成立了多個(gè)國(guó)際組織推動(dòng)可復(fù) 用IP核標(biāo)準(zhǔn)的建立，如VSIA協(xié)會(huì)、OPENMORE計(jì)劃等。今后，標(biāo)準(zhǔn)核接口、通信協(xié)議的綜 合、驗(yàn)證