先進(jìn)封裝技術(shù)

1、先進(jìn)封裝技術(shù)發(fā)展趨勢2009-09-27 |編輯：|【大中小】【打印】【關(guān)閉】作者：Mahadevan Iyer, Texas Instruments, Dallas隨著電子產(chǎn)品在個(gè)人、醫(yī)療、家庭、汽車、環(huán)境和安防系統(tǒng)等領(lǐng)域得到應(yīng)用，同時(shí)在日常 生活中更加普及，對新型封裝技術(shù)和封裝材料的需求變得愈加迫切。電子產(chǎn)品繼續(xù)在個(gè)人、醫(yī)療、家庭、汽車、環(huán)境和安防系統(tǒng)等領(lǐng)域得到新的應(yīng)用。為獲得 推動(dòng)產(chǎn)業(yè)向前發(fā)展的創(chuàng)新型封裝解決方案（圖1），在封裝協(xié)同設(shè)計(jì)、低成本材料和高可靠性 互連技術(shù)方面的進(jìn)步至關(guān)重要。FC POP.Xsb. nTTTTtfj icSipS-lH POP1目口旨一一常uju-kasFQW

2、 ftliJcT FC斬.5_wa日G徉 EGA-r GSP. FC a(rded SFr lace-lo- 4aIrvlercDiwim, t-lD-canTjHtiibMinutaru鼠 ultmtlilJi pjiLksgii,WHO2030圖1.封裝技術(shù)的發(fā)展趨勢也折射出應(yīng)用和終端設(shè)備的變化。在眾多必需解決的封裝挑戰(zhàn)中，需要強(qiáng)大的協(xié)同設(shè)計(jì)工具的持續(xù)進(jìn)步，這樣可以縮短開發(fā) 周期并增強(qiáng)性能和可靠性。節(jié)距的不斷縮短，在單芯片和多芯片組件中三維封裝互連的使用 以及將集成電路與傳感器、能量收集和生物醫(yī)學(xué)器件集成的需求，要求封裝材料具有低成本并 易于加工。為支持晶圓級(jí)凸點(diǎn)加工，并可使用節(jié)距低于60

3、um凸點(diǎn)的低成本晶圓級(jí)芯片尺寸封 裝（WCSP），還需要突破一些技術(shù)挑戰(zhàn)。最后，面對汽車、便攜式手持設(shè)備、消費(fèi)和醫(yī)療電子 等領(lǐng)域中快速發(fā)展的MEMS器件帶來的特殊封裝挑戰(zhàn)，我們也要有所準(zhǔn)備。封裝設(shè)計(jì)和建模建模設(shè)計(jì)工具已經(jīng)在電子系統(tǒng)開發(fā)中得到長期的使用，這包括用于預(yù)測基本性能，以保證 性能的電學(xué)和熱學(xué)模型。借助熱機(jī)械建模，可以驗(yàn)證是否滿足制造可行性和可靠性的要求。分 析的目標(biāo)是獲得第一次試制時(shí)就達(dá)到預(yù)期性能的設(shè)計(jì)。隨著電子系統(tǒng)復(fù)雜性的增加以及設(shè)計(jì)周 期的縮短，更多的注意力聚焦于如何將建模分析轉(zhuǎn)換到設(shè)計(jì)工程開始時(shí)使用的協(xié)同設(shè)計(jì)工具之 中，優(yōu)化芯片的版圖和架構(gòu)并進(jìn)行必要的拆分，以最低成本的付出獲得最

4、高的性能。為實(shí)現(xiàn)全面的協(xié)同設(shè)計(jì)，需要突破現(xiàn)今商業(yè)化建模工具中存在的一些限制。目前的工具從 CAD數(shù)據(jù)庫獲得輸入，通常需要進(jìn)行繁雜的操作來構(gòu)建用于物理特性計(jì)算的網(wǎng)格。不同的工具 使用不同IP的特定方法來劃分網(wǎng)格，因而對于每種工具需要獨(dú)立進(jìn)行網(wǎng)格的重新劃分。重復(fù) 的網(wǎng)格劃分會(huì)浪費(fèi)寶貴的設(shè)計(jì)時(shí)間，也會(huì)增加建模成本。網(wǎng)格重新劃分也限制了在這三種約束 下進(jìn)行多個(gè)參數(shù)折中分析的可行性。圖2.復(fù)雜的芯片疊層和互連方案需要謹(jǐn)慎的機(jī)械和電學(xué)建模未來的工具必須通過訪問同一個(gè)CAD數(shù)據(jù)庫，在所有這三個(gè)約束下進(jìn)行迭代分析，不需要 用戶干預(yù)就可自動(dòng)進(jìn)行網(wǎng)格劃分，并通過合適參數(shù)的成本-功能最小化來優(yōu)化設(shè)計(jì)。軟件工具 提供

5、商要么考慮這些關(guān)鍵需求，要么去冒出局的風(fēng)險(xiǎn)（圖2）。電學(xué)建模的目標(biāo)是精確地分析整個(gè)系統(tǒng)，包括從源芯片和封裝體通過對應(yīng)PCB板進(jìn)入要接 收的芯片內(nèi)部。不斷增加的系統(tǒng)性能和結(jié)構(gòu)復(fù)雜性，給電學(xué)建模提出了很大挑戰(zhàn)。在較高頻率 下，系統(tǒng)中較多的結(jié)構(gòu)接近相當(dāng)大比例的波長尺寸，將伴生有電磁干擾（EMI）的耦合風(fēng)險(xiǎn)。 所用傳輸線或波導(dǎo)器件數(shù)目的增加，使得時(shí)序分析更加關(guān)鍵，也要求將諸如介質(zhì)層厚度和連線 寬度等制造誤差包含進(jìn)去。對于疊層芯片、疊層封裝等三維封裝以及穿透硅通孔（TSV）等互 連技術(shù)，工程師必須考慮與芯片頂部和芯片底部結(jié)構(gòu)的耦合。為應(yīng)對這些新出現(xiàn)的復(fù)雜性，業(yè) 界需要新型求解算法和問題分割來突破目前在求

6、解速度和問題規(guī)模方面的限制。工程師使用熱學(xué)建模來優(yōu)化芯片、封裝和系統(tǒng)的功率承載能力，確保在使用過程中芯片不會(huì)超過結(jié)溫限制。熱學(xué)問題通常是一個(gè)系統(tǒng)（甚至包括使用芯片的結(jié)構(gòu)）問題，因?yàn)橄到y(tǒng)和結(jié) 構(gòu)是造成一個(gè)獨(dú)立芯片熱沉的原因。必須考慮空氣流動(dòng)、系統(tǒng)內(nèi)部構(gòu)造、外部環(huán)境、臨近組件 位置以及其他一些因素，以準(zhǔn)確預(yù)測系統(tǒng)工作溫度。三維封裝將功率集中于更小體積之內(nèi)，需 要進(jìn)行充分的測量來管理增加的功率密度，要在芯片熱點(diǎn)分布的分辨率水平上進(jìn)行分析。在這 種系統(tǒng)復(fù)雜性水平上，進(jìn)行熱學(xué)建模面臨很大挑戰(zhàn)，業(yè)界正進(jìn)行廣泛合作來為不同等級(jí)的域開 發(fā)合適的集總模型和邊界條件。熱機(jī)械分析主要為了確保電子組件最優(yōu)的制造可行性

7、和可靠性，同時(shí)也指導(dǎo)新型TSV技術(shù) 的可靠性研究和片上介質(zhì)層的材料選擇。系統(tǒng)設(shè)計(jì)則集中于沖擊負(fù)荷和振動(dòng)條件下如何提高可 靠性。MEMS也需要協(xié)同設(shè)計(jì)，需要在各種封裝應(yīng)力下調(diào)節(jié)器件性能。最重要的是，工程師必 須了解諸如熱膨脹、模量、拉伸強(qiáng)度、粘性行為和疲勞行為等材料性能，來提供有效的可靠性 預(yù)測。不僅要在室溫條件下獲取粘性和疲勞特性，還需要在焊球回流溫度和溫度循環(huán)極限條件 下獲取。互連傳統(tǒng)的互連選擇包括在成本敏感的高性能應(yīng)用中的引線鍵合和焊球倒裝芯片。隨著電子產(chǎn) 業(yè)更加轉(zhuǎn)向消費(fèi)類產(chǎn)品，即使對于高性能產(chǎn)品，成本也變得更加重要。消費(fèi)類產(chǎn)品所需的便攜 性也增加了尺寸的重要性，推動(dòng)了引線鍵合以及焊球倒裝

8、芯片互連節(jié)距的降低，也為新型互連 技術(shù)的發(fā)展提供了動(dòng)力。在某些情況下節(jié)距低于150um，傳統(tǒng)的焊料凸點(diǎn)倒裝芯片互連已不能提供足夠的可制造 性或可靠性，除了尺寸最小的芯片外。芯片與襯底的支起高度已經(jīng)達(dá)到或低于凸點(diǎn)的半節(jié)距， 影響了倒裝芯片器件的可制造性和可靠性。在一些臨界值下，由于鄰近凸點(diǎn)以及芯片與襯底表 面構(gòu)成的通道非常小，芯片下填充物流動(dòng)的阻力超過了毛細(xì)管效應(yīng)提供的動(dòng)力。圖3.圖示銅柱擁有2.5:1的高寬比實(shí)際應(yīng)用中越來越多的采用帶有焊料帽的銅柱來替代傳統(tǒng)的焊球凸點(diǎn)，這種銅柱可提供與 引線鍵合節(jié)距相同的倒裝芯片方案。與焊球互連不同，基于銅柱的互連可以擁有大于1:1的高 度直徑比。對于給定的芯

9、片節(jié)距，與焊球互連相比，銅柱之間以及芯片與襯底之間的間隙要大 得多，從而可以獲得更好的可制造性和可靠性。增加支起高度帶來的不利影響是芯片與襯底間 共面容差的降低，因?yàn)闇p小的焊料高度只能容許更小的接合高度變化。銅柱互連技術(shù)的研究仍處于高校研發(fā)階段。它的潛在好處包括：全銅結(jié)構(gòu)（沒有焊料或者 金屬間化合物）帶來的較高的結(jié)構(gòu)整體性，低于25um的互連節(jié)距，以及因更高的高寬比（大 于等于4:1）和互連強(qiáng)度而不需要進(jìn)行底部填充。銅柱通過電鍍的方式在芯片和/或襯底上制 作，接合工藝使用化學(xué)鍍銅的方式填充銅柱間或銅柱與焊盤間的空隙（圖3）。它允許相對大 的芯片和襯底間的共面容差。材料新材料推動(dòng)不同的工藝相互作

10、用，并改變互連、界面和可靠性等對應(yīng)的物理特性。舉例來 說，在鍵合中轉(zhuǎn)而使用銅線將帶來新的現(xiàn)象，必須進(jìn)行相應(yīng)研究和表征。綠色材料的引入大大影響了引線框架封裝的可制造性、成本以及可靠性。其他的一些因素包括，諸如汽車發(fā)動(dòng)機(jī)腔體的高溫環(huán)境，高電壓（500-1000V）需求，用于高功率IC的高導(dǎo)電 率芯片粘結(jié)材料，以及用于高電流承載的厚導(dǎo)體。在引線框架、模塑混合物和互連線中使用的 傳統(tǒng)材料的替代品正在出現(xiàn)，這包括鋁引線框架、無金絲互連，以及與超薄芯片一起使用的低 成本注模技術(shù)。對于大多數(shù)倒裝芯片封裝來說，底部填充需使用另一種關(guān)鍵材料。目前的底部填充材料必 須滿足一些相互沖突的需求。它們必須在填充過程中表

11、現(xiàn)良好，必須在不斷縮小的空隙間迅速 流動(dòng)，必須可以保護(hù)焊球連接和有效電路免受熱機(jī)械應(yīng)力的影響，還必須在多次暴露于高溫高 濕環(huán)境之后保持性能。最新的底部填充材料使用尺寸分布較窄的亞微米填充物和多種添加劑， 這些添加劑可以調(diào)節(jié)材料的粘性、模量、熱膨脹系數(shù)（CTE）和玻璃轉(zhuǎn)化溫度（Tg），在保證 使用超低k介質(zhì)的有效電路疊層的低應(yīng)力情況下成功增強(qiáng)新型硬質(zhì)無鉛焊料的性能。在選擇底部填充材料過程中，工程師們必須同時(shí)考慮在芯片粘結(jié)回流工藝中使用的助焊 劑。無鉛焊料使用的助焊劑比鉛錫焊料使用的助焊劑更加有效，后者通常引起比較討厭的回流 后助焊劑殘留物。這些殘留物將與底部填充材料反應(yīng)，形成性能不佳的混合物。一

12、種潛在的解 決方法是使用可清潔的助焊劑并在施加底部填充材料之前去除掉殘留物。這一方法需要額外的 設(shè)備和工藝步驟。如果使用免清洗助焊劑，將會(huì)存在一些殘留物，在助焊劑殘留物存在的情況 下，必須對對應(yīng)底部填充材料的表現(xiàn)進(jìn)行表征（圖4）。圖4.溫度循環(huán)測試之后對應(yīng)沒有優(yōu)化（上圖）和最優(yōu)化（下圖）的助焊劑-底部填充材料組合的剖面圖。窄節(jié)距凸點(diǎn)技術(shù)部分游戲和無線領(lǐng)域使用或者正在考慮使用凸點(diǎn)節(jié)距低于60um的倒裝芯片封裝，而標(biāo)準(zhǔn) 的凸點(diǎn)節(jié)距為150um。逐漸被采用的潛在解決方案包括縮小凸點(diǎn)的尺寸或者使用頂部覆蓋一 層焊料的較厚的釘頭(stud)來提供芯片與襯底間的支撐高度。節(jié)距更密集的凸點(diǎn)以及提高電 鍍銅厚

13、度的可能性為該領(lǐng)域材料和工藝的選擇帶來挑戰(zhàn)和機(jī)遇。對于通過電鍍制作的凸點(diǎn)而言，首先面臨的挑戰(zhàn)是光刻膠材料的選擇。制作這種節(jié)距范圍 的凸點(diǎn)，需要進(jìn)行受控電鍍，而非快速擴(kuò)散的電鍍，需采用較厚的光刻膠，高寬比可能超過 3:1。采用正性和負(fù)性光刻膠都可以得到所需的厚度。正性光刻膠具有易控制形狀和去膠方便 的優(yōu)勢，而負(fù)性光刻膠具有易控制曝光能量和顯影時(shí)間的優(yōu)勢。目前為止，選用的光刻膠已經(jīng) 可以將高寬比做到4:1，僅就圖形的高寬比而言，已經(jīng)得到了比預(yù)期更突出的能力。在化學(xué)浸 潤高的高寬比結(jié)構(gòu)方面，一些材料表現(xiàn)出較強(qiáng)的能力或挑戰(zhàn)。高高寬比光刻膠開口給電化學(xué)帶來了浸潤性的挑戰(zhàn)。而且，銅厚度的增加需要更高的電鍍

14、 速度來保持產(chǎn)能。然而，電鍍結(jié)構(gòu)的均勻性趨于與電鍍速度相關(guān)，需要電鍍技術(shù)的進(jìn)一步發(fā)展 來獲得令人滿意的結(jié)果。小尺寸結(jié)構(gòu)還影響工具和化學(xué)組分的選擇。在制作150um或更大節(jié)距的凸點(diǎn)時(shí)，凸點(diǎn)結(jié) 構(gòu)為電鍍工具和化學(xué)組分的選擇保留了比較寬的工藝窗口。批量工具和強(qiáng)腐蝕的化學(xué)品會(huì)引起 凸點(diǎn)結(jié)構(gòu)較大的側(cè)向鉆蝕，如果特征尺寸由80 5減小到30 5時(shí)，這種鉆蝕會(huì)嚴(yán)重影響質(zhì)量。 這些挑戰(zhàn)可由使用單晶圓工具和反應(yīng)不那么強(qiáng)烈的刻蝕化學(xué)品來解決。更密集的凸點(diǎn)節(jié)距在大于60um時(shí)，通過正確選擇材料、工具和工藝優(yōu)化可以獲得重復(fù)性 優(yōu)異的高產(chǎn)能工藝。對于電鍍工藝來說，優(yōu)化時(shí)需要覆蓋光刻工具和材料、電鍍化學(xué)浸潤性和電鍍速度，

15、以及去膠和刻蝕工具與工藝等方面。WCSP晶圓級(jí)芯片尺寸封裝（WCSP）應(yīng)用范圍在不斷擴(kuò)展并進(jìn)入新的領(lǐng)域，而且根據(jù)引腳數(shù)目和器件類型細(xì)分市場。無源器件、分立器件、 RF和存儲(chǔ)器件的份額不斷提高，并開始進(jìn)入邏輯IC和mems之中。隨著芯片尺寸和引腳數(shù)目的增加，板級(jí)可靠性成為一大挑戰(zhàn)。在過去的十年間，低引腳數(shù)目的WCSP部分已經(jīng)變得非常成熟，眾多廠家使用不同尺寸的 晶圓不斷推出高產(chǎn)量應(yīng)用，并不斷擴(kuò)展面向不同市場的產(chǎn)品空間。隨著基礎(chǔ)設(shè)施建立的完成， 并且也已經(jīng)實(shí)現(xiàn)量產(chǎn)，下一個(gè)主要聚焦的方面是降低成本，這對于低引腳數(shù)目的器件來說尤為 關(guān)鍵，同時(shí)對高數(shù)目引腳的器件來說也很重要，包括300mm晶圓。較高引腳

16、數(shù)目帶來新的挑戰(zhàn)，在一些因硅面積的限制導(dǎo)致扇入技術(shù)不能勝任的案例中，引 入了扇出技術(shù)。這些技術(shù)存在制造和成本挑戰(zhàn)，一個(gè)例子是在一個(gè)較大承載襯底上放置芯片的 精度問題。扇出技術(shù)在系統(tǒng)級(jí)封裝（SiP）中也存在應(yīng)用潛力，而且可以是一個(gè)過渡性的方法， 或者可以與諸如TSV疊層封裝等替代性方案進(jìn)行競爭。簡化現(xiàn)有結(jié)構(gòu)可以實(shí)現(xiàn)成本節(jié)約，另一個(gè)節(jié)約的來源是與材料供應(yīng)商合作開發(fā)下一代材 料。針對MEMS的特殊考慮SiP技術(shù)已經(jīng)開始集成MEMS器件，以及其他的一些邏輯和面向特定應(yīng)用的電路。MEMS應(yīng) 用覆蓋了慣性/物理、RF、光學(xué)和生物醫(yī)學(xué)等領(lǐng)域，而且這些應(yīng)用要求使用不同種類的封裝， 比如開腔封裝、過模封裝、晶圓

17、級(jí)封裝和一些特殊類型的密閉封裝。這些微系統(tǒng)必須具備可以在潮濕、鹽漬、高溫、有毒和其他惡劣環(huán)境中工作的能力（圖5）。Samplo WCSP Construdio-n With RDL Traces圖5.扇出技術(shù)使用再分布層或者其他替代物，有可能與使用TSV的疊層封裝進(jìn)行競爭使用TSV的三維封裝技術(shù)可以為MEMS器件與其他芯片的疊層提供解決方案。TSV與晶圓 級(jí)封裝的結(jié)合可以獲得更小的填充因子。潛在的應(yīng)用包括光學(xué)、微流體和電學(xué)開關(guān)器件等。醫(yī)療、安防、汽車和環(huán)境應(yīng)用是電子產(chǎn)業(yè)中出現(xiàn)的具備高增長潛力的領(lǐng)域。大多數(shù)的這些 應(yīng)用需要將傳感器或MEMS與IC作為系統(tǒng)的一部分。獨(dú)立系統(tǒng)通過使用電池或能量提取技術(shù)以 很低的功率進(jìn)行工作。這類器件在個(gè)人醫(yī)療中的廣泛應(yīng)用將依賴于它們的效用、使用方便性以 及價(jià)格。在醫(yī)療器件方面，MEMS具有很多機(jī)會(huì)，這包括體外診斷、芯片上實(shí)驗(yàn)室以及藥物供給等。 基于MEMS的微流體技術(shù)將是支撐這些應(yīng)用的一項(xiàng)關(guān)鍵技術(shù)。其他的一些機(jī)遇包括三軸加速度 計(jì)、壓力傳感器、能量收集器以及用于聽覺器件的硅微麥克風(fēng)?？芍踩肫骷瑯有枰貏e的封 裝，以在人體內(nèi)惡劣的環(huán)境下保持可靠的性能。降低封裝成