EDA課程設(shè)計(jì)-數(shù)字秒表的設(shè)計(jì)

1、 EDA技術(shù)及應(yīng)用課程設(shè)計(jì) 課程設(shè)計(jì)報(bào)告題 目： 數(shù)字秒表的設(shè)計(jì) 院 （系）： 專業(yè)班級(jí)： 學(xué)生姓名： 學(xué) 號(hào)： 指導(dǎo)教師： 20 13 年 6 月 24 日至20 13 年 7 月 3 日華中科技大學(xué)武昌分校制 數(shù)字秒表的設(shè)計(jì) 課程設(shè)計(jì)任務(wù)書一、設(shè)計(jì)（調(diào)查報(bào)告/論文）題目數(shù)字秒表的設(shè)計(jì)二、設(shè)計(jì)（調(diào)查報(bào)告/論文）主要內(nèi)容下述設(shè)計(jì)內(nèi)容需由學(xué)生個(gè)人獨(dú)立完成：1掌握QuartusII軟件使用, 了解電路描述、綜合、模擬過(guò)程；2. 學(xué)習(xí)VHDL程序中數(shù)據(jù)對(duì)象、數(shù)據(jù)類型、順序語(yǔ)句、并行語(yǔ)句的綜合使用，了解VHDL程序的基本結(jié)構(gòu)。3掌握秒表工作原理；4掌握宏單元模塊調(diào)用方法；5. 掌握分頻，計(jì)數(shù)器模塊，控

2、制信號(hào)產(chǎn)生模塊，鎖存器模塊顯示模塊程序編寫；6. 掌握波形仿真方法及正確處理程序調(diào)試過(guò)程中所遇到的問(wèn)題。三、原始資料1. QuartusII軟件。2. 數(shù)字頻率計(jì)的設(shè)計(jì)參考資料四、要求的設(shè)計(jì)（調(diào)查/論文）成果1程序編寫規(guī)范，注釋詳細(xì)；2. 計(jì)時(shí)范圍：0.01秒-1小時(shí)，誤差小于0.5秒；3. 按要求完成課程設(shè)計(jì)報(bào)告，格式符合學(xué)校規(guī)范標(biāo)準(zhǔn)，字?jǐn)?shù)不少于2000字。五、進(jìn)程安排第 1-2天 理論講解，學(xué)生查找資料；第 3-6天 程序編寫；第 7 天 程序調(diào)試；第8-10 天 調(diào)試，驗(yàn)收，評(píng)分。六、主要參考資料1 譚會(huì)生,張昌凡.EDA技術(shù)及應(yīng)用.第2版.西安:西安電子科技大學(xué)出版社.2 潘松，黃繼業(yè)

3、.EDA技術(shù)與VHDL.第3版.北京：清華大學(xué)出版社,2003.3 李蘭英.NiosII嵌入式軟核SOPC設(shè)計(jì)原理及應(yīng)用.北京:北京航空航天大學(xué)出版社,2006.指導(dǎo)教師（簽名）：20 年 月 日 目 錄目錄1摘要21.設(shè)計(jì)目的32.設(shè)計(jì)要求33.設(shè)計(jì)過(guò)程3 3.1設(shè)計(jì)規(guī)劃3 3.2建立工程4 3.3建立各個(gè)功能模塊程序并進(jìn)行仿真調(diào)試5 3.3.1 50MHz分頻為1000Hz分頻器的源程序5 3.3.2 50MHz分頻為100Hz分頻器的源程序5 3.3.3 改變分頻系數(shù)6 3.3.4 十進(jìn)制計(jì)數(shù)器的源程序7 3.3.5 六進(jìn)制計(jì)數(shù)器的源程序8 3.3.6 數(shù)字秒表的源程序10 3.3.7

4、數(shù)碼管顯示的源程序12 3.4建立邏輯圖13 3.5系統(tǒng)與外設(shè)端口的連接15 3.6啟動(dòng)程序觀察結(jié)果154.設(shè)計(jì)總結(jié)165.參考資料17附錄18 摘 要 隨著人們生活水平的日益提高，社會(huì)體系的日益完善，人們對(duì)于各種應(yīng)用 器件的要求也越來(lái)越高。秒表作為日常生活中，特別是體育運(yùn)動(dòng)中應(yīng)用的特別廣泛，所以精確且方便使用的秒表就被越來(lái)越多的人所選擇。本秒表計(jì)時(shí)器用于體育競(jìng)賽及各種要求有較精確時(shí)的各領(lǐng)域，往常利用中小規(guī)模集成電路實(shí)現(xiàn)，但一般體積大，使用攜帶不方便。利用VHDL在FPGA或CPLD上實(shí)現(xiàn)1/100秒計(jì)時(shí)控制器，能充分發(fā)揮VHDL與可編程邏輯器件靈活、高效、集成度高的特點(diǎn)。利用VHDL語(yǔ)言設(shè)計(jì)

5、基于計(jì)算機(jī)電路中時(shí)鐘脈沖原理的數(shù)字秒表。該秒表能對(duì)0秒59分59.59秒范圍進(jìn)行計(jì)時(shí)，顯示最長(zhǎng)時(shí)間是59分59秒。計(jì)時(shí)精度達(dá)到10ms。設(shè)計(jì)了復(fù)位開關(guān)和啟停開關(guān)。復(fù)位開關(guān)可以在任何情況下使用，使用以后計(jì)時(shí)器清零，并做好下一次計(jì)時(shí)的準(zhǔn)備。關(guān)鍵詞：EDA技術(shù) VHDL語(yǔ)言 計(jì)時(shí)器 數(shù)碼管 1.設(shè)計(jì)目的 本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，進(jìn)一步了解EDA技術(shù)，同時(shí)也對(duì)計(jì)算機(jī)系統(tǒng)中時(shí)鐘控制系統(tǒng)進(jìn)行了解，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的，以及怎樣變頻的。在掌握所學(xué)課程理論知識(shí)時(shí)。通過(guò)對(duì)數(shù)字秒表的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提

6、高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的能力。通過(guò)課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。并讓我們從中認(rèn)識(shí)到自己的不足，以便以后加以改正，彌補(bǔ)自己的不足，以達(dá)到實(shí)驗(yàn)效果。2. 設(shè)計(jì)要求1.計(jì)時(shí)精度應(yīng)大于1/100S，計(jì)時(shí)器能顯示1/100S的時(shí)間，誤差小于0.5秒。計(jì)時(shí)器的最大計(jì)時(shí)時(shí)間為1小時(shí)，為此需要6位的顯示器，顯示的最長(zhǎng)時(shí)間為59分 59.99秒。設(shè)置有復(fù)位和起/停開關(guān)，復(fù)位開關(guān)用來(lái)使計(jì)數(shù)器清零，做好計(jì)時(shí)準(zhǔn)備。起停開關(guān)的 使用方法與傳統(tǒng)的機(jī)械式計(jì)數(shù)器相同，即按一下，啟動(dòng)計(jì)時(shí)器開始計(jì)時(shí)，再按一下計(jì) 時(shí)終止。3. 設(shè)計(jì)過(guò)程3.1 設(shè)計(jì)規(guī)劃 根據(jù)數(shù)字秒表的設(shè)計(jì)要求可以采用自頂向

7、下的設(shè)計(jì)方案，系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖1所示，它主要由控制模塊、時(shí)基分頻模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成計(jì)時(shí)過(guò)程的控制功能、計(jì)時(shí)功能與顯示功能。數(shù)字秒表計(jì)時(shí)控制電路控制狀態(tài)機(jī)計(jì)時(shí)電路顯示電路時(shí)基分頻電路計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器掃描電路七段譯碼器十進(jìn)制計(jì)數(shù)器 圖1 系統(tǒng)組成框圖 3.2 建立工程名打開QuartusII4.1，先執(zhí)行File下的New命令，新建源程序，新建文件類型的選擇界面如圖2所示。再執(zhí)行File下的New Project Wizard命令，如圖3所示，打開新建工程向?qū)?，根?jù)提示進(jìn)行有關(guān)設(shè)置或選擇，創(chuàng)建一個(gè)新的工程，并要求工程名與頂層文件名一致。對(duì)于已經(jīng)建立的文

8、件或工程，需要使用時(shí)打開即可。 圖2 新建文件類型的選擇界面 圖3 新建工程向?qū)Р僮?.3 建立各個(gè)功能模塊程序并進(jìn)行仿真調(diào)試3.3.1 50MHz分頻為1000Hz分頻器的源程序library ieee;use ieee.std_logic_1164.all;entity clkgen1 is port(clk:in std_logic; newclk:out std_logic);end entity clkgen1;architecture art of clkgen1 is signal cnt:integer range 0 to 10#49999#; begin process(c

9、lk)is begin if clkevent and clk=1 then if cnt=10#49999#then cnt=0; else cnt=cnt+1; end if; end if; end process; process(cnt)is begin if cnt=10#49999#then newclk=1; else newclk=0; end if; end process;end architecture art;3.3.2 50MHz分頻為100Hz分頻器的源程序library ieee;use ieee.std_logic_1164.all;entity clkgen

10、 is port(clk:in std_logic; newclk:out std_logic);end entity clkgen;architecture art of clkgen is signal cnt:integer range 0 to 10#499999#; begin process(clk)is begin if clkevent and clk=1 then if cnt=10#499999#then cnt=0; else cnt=cnt+1; end if; end if; end process; process(cnt)is begin if cnt=10#49

11、9999#then newclk=1; else newclk=0; end if; end process;end architecture art;3.3.3 改變分頻系數(shù)在本次設(shè)計(jì)中因?yàn)榉诸l常數(shù)為500000比較大，其輸出需要計(jì)數(shù)500000次才發(fā)生一次變化，在我們?cè)O(shè)定的時(shí)間間隔內(nèi)，根本看不到輸出的變化，也無(wú)法判斷該程序的真確與否，故我們將分頻系數(shù)改為30其仿真程序如下：library ieee;use ieee.std_logic_1164.all;entity clkgen is port(clk:in std_logic; newclk:out std_logic);end ent

12、ity clkgen;architecture art of clkgen is -signal cnt:integer range 0 to 10#499999#; signal cnt:integer range 0 to 10#29#; begin process(clk)is begin if clkevent and clk=1 then -if cnt=10#499999#then cnt=0; if cnt=10#29#then cnt=0; else cnt=cnt+1; end if; end if; end process; process(cnt)is begin-if

13、cnt=10#499999#then newclk=1;if cnt=10#29#then newclk=1; else newclk=0; end if; end process;end architecture art;仿真結(jié)果如下圖4所示： 圖4 CLKGEN的時(shí)序仿真結(jié)果3.3.4 十進(jìn)制計(jì)數(shù)器的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk:in std_logic; clr:in std_logic; ena:in std_log

14、ic; cq:out std_logic_vector(3 downto 0); co:out std_logic);end entity cnt10;architecture art of cnt10 is signal cqi:std_logic_vector(3 downto 0); begin process(clk,clr,ena)is begin if clr=1 then cqi=0000; elsif clkevent and clk=1 then if ena=1 then if cqi=1001 then cqi=0000; else cqi=cqi+1;end if; e

15、nd if; end if; end process; process(cqi)is begin if cqi=0000 then co=1; else co=0;end if; end process; cq=cqi;end architecture art;其仿真結(jié)果如下圖5所示：圖5 十進(jìn)制計(jì)數(shù)器的時(shí)序仿真結(jié)果3.3.5 六進(jìn)制計(jì)數(shù)器的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt6 is port(clk:in std_logic; clr:in std_log

16、ic; ena:in std_logic; cq:out std_logic_vector(3 downto 0); co:out std_logic);end entity cnt6;architecture art of cnt6 is signal cqi:std_logic_vector(3 downto 0); begin process(clk,clr,ena)is begin if clr=1 then cqi=0000; elsif clkevent and clk=1 then if ena=1 then if cqi=0101 then cqi=0000; else cqi

17、=cqi+1;end if; end if; end if; end process; process(cqi)is begin if cqi=0000 then co=1; else co=0;end if; end process; cq=cqi;end architecture art;其仿真結(jié)果如下圖6所示：圖6 六進(jìn)制計(jì)數(shù)器的時(shí)序仿真結(jié)果六進(jìn)制計(jì)數(shù)器無(wú)進(jìn)位和清零信號(hào)和使能信號(hào)的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt6666 is port(clk:i

18、n std_logic; cq:out std_logic_vector(2 downto 0); end entity cnt6666;architecture art of cnt6666 is signal cqi:std_logic_vector(2 downto 0); begin process(clk)is begin if clkevent and clk=1 then if cqi=101 then cqi=000; else cqi=cqi+1;end if; end if; end process; cqclk,newclk=s0); u1:cnt10 port map(

19、s0,clr,ena,dout(3 downto 0),s1); u2:cnt10 port map(s1,clr,ena,dout(7 downto 4),s2); u3:cnt10 port map(s2,clr,ena,dout(11 downto 8),s3); u4:cnt6 port map(s3,clr,ena,dout(15 downto 12),s4); u5:cnt10 port map(s4,clr,ena,dout(19 downto 16),s5); u6:cnt6 port map(s5,clr,ena,dout(23 downto 20);end architec

20、ture art;其仿真結(jié)果如下圖8所示：圖8 數(shù)字秒表的時(shí)序仿真結(jié)果3.3.7 數(shù)碼管顯示的源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity led isport(din: in std_logic_vector(3 downto 0);dout: out std_logic_vector(6 downto 0);end led;architecture behv of led isbeginprocess(din)begincase din iswhen 0000 = dou

21、t dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout dout=0000000;end case;end process;end behv;3.4 建立邏輯圖邏輯總圖如下圖9：圖9邏輯總圖其中times邏輯圖如下圖10：圖10 times邏輯圖LED的顯示模塊原理：LED有段碼和位碼之分，所謂段碼就是讓LED顯示出8.的八位數(shù)據(jù)，一般情況下要通過(guò)一個(gè)譯碼電路，將輸入的4位2進(jìn)制數(shù)轉(zhuǎn)換為與LED顯示對(duì)應(yīng)的8位段碼。位碼也就是LED的顯示使能端，對(duì)于共陰級(jí)的LED而言，低電平使能（在本實(shí)驗(yàn)箱中所有的

22、LED均位共陰級(jí)的），在本實(shí)驗(yàn)中設(shè)計(jì)了一個(gè)3位的循環(huán)計(jì)數(shù)器，將計(jì)數(shù)結(jié)果輸入到38譯碼器74ls138，譯碼結(jié)果輸出即可依次使能每個(gè)LED。Display邏輯圖如下圖11：圖11 Display邏輯圖3.5 系統(tǒng)與外設(shè)端口的連接系統(tǒng)與外設(shè)端口的連接如下圖12：圖12 系統(tǒng)與外設(shè)端口的連接3.6 啟動(dòng)程序觀察結(jié)果系統(tǒng)與外設(shè)端口連接完畢就可以開始下載、選擇、啟動(dòng)，觀察結(jié)果如下圖13： 圖13 觀察結(jié)果圖4. 設(shè)計(jì)總結(jié)在本次設(shè)計(jì)過(guò)程中，我查閱了大量的書籍，不但鞏固和加深了所學(xué)的專業(yè)基礎(chǔ)課知識(shí)，還將所學(xué)的知識(shí)融會(huì)貫通，并且將課本與實(shí)際相結(jié)合，真正實(shí)現(xiàn)了學(xué)有所用。通過(guò)這次課程設(shè)計(jì)之后，一定把以前所學(xué)過(guò)的知

23、識(shí)重新溫故。我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在課程設(shè)計(jì)過(guò)程中遇到各種問(wèn)題是常有的，但我們應(yīng)該將每次遇到的問(wèn)題記錄下來(lái)，并分析清楚，以免下次再碰到同樣的問(wèn)題的。課程設(shè)計(jì)結(jié)束了，但是從中學(xué)到的知識(shí)會(huì)讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問(wèn)題和實(shí)踐能力的提高都會(huì)受益于我在以后的學(xué)習(xí)、工作和生活中。設(shè)計(jì)過(guò)程，好比是我們?nèi)祟惓砷L(zhǎng)的歷程，常有一些不如意，但畢竟這是第一次做，難免會(huì)遇到各種各樣的問(wèn)題。在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。我們通過(guò)查閱大量有關(guān)資料，并在小組中互相討論，交流經(jīng)驗(yàn)和自學(xué)，若遇到實(shí)在搞不明白的問(wèn)題就會(huì)及時(shí)請(qǐng)教老師，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，但收獲同樣巨大。通過(guò)這次課程設(shè)計(jì)我也發(fā)現(xiàn)了自身存在的不足之處，雖然感覺(jué)理論上已經(jīng)掌握，但在運(yùn)用到實(shí)踐的過(guò)程中仍有意想不到的困惑，經(jīng)過(guò)一番努力才得以解決。這也激發(fā)了我今后努力學(xué)習(xí)的興趣，我想這將對(duì)我以后的學(xué)習(xí)產(chǎn)生積極的影響。通過(guò)這次設(shè)計(jì)，我懂得了學(xué)習(xí)的重要性，了解到理論知識(shí)與實(shí)踐相結(jié)合的重要意義，