基于FPGA技術(shù)實現(xiàn)智能搶答器的設計

1、PAGE 河北工業(yè)大學城市學院2013屆本科畢業(yè)設計說明書河北工業(yè)大學城市學院2013屆畢業(yè)設計說明書河北工業(yè)大學城市學院畢業(yè)設計說明書 作 者： 陳厚黎 學 號： 098063 系： 信息工程系 專業(yè)： 電子科學與技術(shù) 題 目： 基于FPGA技術(shù)實現(xiàn)智能搶答器的設計 指導者： 伍萍輝 教授 (姓 名) (專業(yè)技術(shù)職務)評閱者： (姓 名) (專業(yè)技術(shù)職務) 年 月 日畢業(yè)設計（論文）中文摘要基于FPGA技術(shù)實現(xiàn)智能搶答器的設計摘要：智力搶答器作為一種電子產(chǎn)品，很早就廣泛應用于各種智力和知識競賽場合。但之前所使用的搶答器有的電路復雜不便于制作，可靠性低，實現(xiàn)起來非常困難。FPGA 的出現(xiàn)從根本

2、上改變了以往數(shù)字電路的設計模式，使電路由硬件設計轉(zhuǎn)變?yōu)檐浖O計。從而提高了設計的靈活性，降低了電路的復雜程度，功能升級方便，大大縮短了設計周期，減少了研發(fā)經(jīng)費。本設計采用FPGA現(xiàn)場可編程技術(shù),避免了硬件電路的焊接與調(diào)試,同時由于FPGA的I/O端口豐富,可以在設計的基礎上略加修改實現(xiàn)具有多組輸入的搶答器,增強了系統(tǒng)的靈活性。本系統(tǒng)具有較好的穩(wěn)定性和可靠性，能準確、公正、直觀地判斷出第一搶答者，并通過搶答器的指示燈顯示和蜂鳴器等手段指示出第一搶答者。關(guān)鍵字： 智力搶答器 FPGA 縮短周期 穩(wěn)定性 可靠性 河北工業(yè)大學城市學院2013屆本科畢業(yè)設計說明書畢業(yè)設計（論文）外文摘要Title Th

3、e design of the intelligent vies to answer first device based on FPGA technology AbstraIntelligence responder as a kind of electronic products, are widely used in all kinds of intelligence and knowledge competition very early.But before the buzzer used some circuit is not easy to make, low reliabili

4、ty, is very difficult to implement.The appearance of FPGA fundamentally changed the previous digital circuit design pattern, make the circuit designed by hardware into software design.So as to improve the flexibility of the design, reduces the complexity of the circuit, upgrade convenient, greatly s

5、horten the design cycle, reduce the research and development spending.This design USES FPGA field programmable technology, avoid the welding and debugging of hardware circuit, at the same time because the I/O port of the FPGA is rich, can be realized on the basis of the design a little modification

6、has multiple sets of input buzzer, enhance the flexibility of the system.This system has good stability and reliability, accurate, fair and visually determine the first vies to answer first, and through the responder light display and buzzer show first vies to answer first.Keywords: Intelligence buz

7、zer FPGA Cycle-time reduction Stability Responsibility目次 TOC o 1-2 h z u HYPERLINK l _Toc388018966 1引言 PAGEREF _Toc388018966 h - 1 - HYPERLINK l _Toc388018967 1.1 本課題的發(fā)展現(xiàn)狀 PAGEREF _Toc388018967 h - 1 - HYPERLINK l _Toc388018968 1.2 本課題研究的目的和意義 PAGEREF _Toc388018968 h - 2 - HYPERLINK l _Toc388018969

8、1.3、實現(xiàn)方法概述 PAGEREF _Toc388018969 h - 2 - HYPERLINK l _Toc388018970 2 基本應用電路設計 PAGEREF _Toc388018970 h - 5 - HYPERLINK l _Toc388018971 2.1搶答器設計基本要求 PAGEREF _Toc388018971 h - 5 - HYPERLINK l _Toc388018972 2.2 硬件電路設計 PAGEREF _Toc388018972 h - 6 - HYPERLINK l _Toc388018973 2.3 軟件程序設計 PAGEREF _Toc3880189

9、73 h - 6 - HYPERLINK l _Toc388018974 3 系統(tǒng)總體電路圖 PAGEREF _Toc388018974 h - 18 - HYPERLINK l _Toc388018975 4 編程及測試 PAGEREF _Toc388018975 h - 19 - HYPERLINK l _Toc388018976 結(jié) 論 PAGEREF _Toc388018976 h - 20 - HYPERLINK l _Toc388018977 參 考 文 獻 PAGEREF _Toc388018977 h - 21 - HYPERLINK l _Toc388018978 致 謝 P

10、AGEREF _Toc388018978 h - 22 - HYPERLINK l _Toc388018979 附錄 PAGEREF _Toc388018979 h - 24 -河北工業(yè)大學城市學院2013屆本科畢業(yè)設計說明書 25 -1引言FPGA(即現(xiàn)場可編程門陣列)差不多最早出現(xiàn)在上個世紀的八十年代中期，現(xiàn)場可編程門陣列是在PAL、GAL、CPLD等一系列可編程的器件的基礎上更先進的發(fā)展產(chǎn)物。它的工作原理是采用了邏輯單元陣列LCA的概念，在它的內(nèi)部包括了可配置邏輯模塊CLB、輸出輸入模塊和內(nèi)部的連線三個部分。它的優(yōu)點是能夠重復的編程，在系統(tǒng)加電時，可編程門陣列就可以加載各個配置的數(shù)據(jù)，與

11、之相連的硬件系統(tǒng)就可以達到不同用戶的需求。搶答器在我們的日常生活中應用十分的廣泛，例如在各個比賽的搶答環(huán)節(jié)中。為了實現(xiàn)比賽的公平公正，能夠更加直觀的選擇出回答問題的選手，搶答器成為了人們的首要選擇。在應用過程中，搶答器主要是采用數(shù)字顯示、燈光顯示或者是音響效果等一系列的方法來顯示出搶到優(yōu)先權(quán)的選手，同時也可以顯示出答題的時間。因此，研究智能搶答器就有了很大的實際意義。在過去的設計中會比較多的選擇使用TTL電平或者是數(shù)字集成電路來完成電路的設計。雖然這種電路選擇比較便宜，但是在布線和比較復雜的電路集成板的設計中容易出現(xiàn)錯誤，并且當需要改動的時候會特別麻煩。所以，在本設計中，我們選擇的是FPGA芯

12、片作為主要硬件，利用電子設計自動化技術(shù)，最后在硬件語言描述部分采用的是VHDL硬件描述語言，完成基于FPGA 技術(shù)的智能搶答器的設計。1.1 本課題的發(fā)展現(xiàn)狀FPGA(現(xiàn)場可編程門陣列)的概念自從美國1984年首先發(fā)表聲明以來，F(xiàn)PGA的技術(shù)就一直在不斷地發(fā)展，如今已經(jīng)逐漸變得成熟。在發(fā)展的過程中器件的集成度在逐漸增大的同時器件的價格呈現(xiàn)出下降的的趨勢，而它的其他優(yōu)點主要表現(xiàn)在可以現(xiàn)場設計、修改、驗證、實現(xiàn)多達數(shù)萬門級的數(shù)字系統(tǒng)的單片機，這一特點也慢慢得到世界上各個國家在電子系統(tǒng)方面的認可和關(guān)注。就目前的形勢來看，F(xiàn)PGA技術(shù)已經(jīng)能夠廣泛的應用在電子設計的各個方面，不再僅僅是ASIC技術(shù)的一個

13、小小的補充。智力搶答器作為目前的一種比較普遍的電子產(chǎn)品，很早就被人們熟知并且應用在許多的場合。但傳統(tǒng)的搶答器的制作電路比較復雜，這樣使得在制作起來就比較麻煩，可靠性還很低，很難實現(xiàn)預期的效果。因此在很多情況下，為了簡單，會選擇購買一些集成塊，使操作起來變得比較簡單。但同樣也會遇到問題，比如購買集成塊就比較困難。隨著科技的不斷進步與發(fā)展，在電子設計的領域，系統(tǒng)設計在規(guī)模上向小型化，微型化發(fā)展，在運行速度上逐漸向快速化，高速化發(fā)展，在內(nèi)存方面逐漸變得向大容量的方向發(fā)展。根據(jù)人們的需求，EDA技術(shù)（電子設計自動化技術(shù)）逐漸發(fā)展起來，EDA技術(shù)的開發(fā)與運用為電子系統(tǒng)的設計帶來了新的變革，慢慢顯現(xiàn)出在仿

14、真功能方面的優(yōu)點，越來越得到人們的肯定。因此，本課題研究的智力搶答器我們也選擇應用FPGA技術(shù)。1.2 本課題研究的目的和意義 與傳統(tǒng)的搶答器相比，基于FPGA技術(shù)的智力搶答器克服了原有設計復雜的硬件連線，較差的可靠性，在設計上面會浪費很大的精力，最后也有可能達不到自己想要設計目的等一系列的缺點。隨著FPGA技術(shù)的不斷發(fā)展，智力搶答器的電路也變得簡單而方便。FPGA技術(shù)的出現(xiàn)使得電路設計的重點從硬件部分轉(zhuǎn)移到了軟件部分，與傳統(tǒng)的設計相比，應用FPGA技術(shù)會使得設計的靈活性有所提高，電路的復雜程度逐漸變低，在功能的升級方面也能夠變得方便許多，使設計周期大大的縮短，研發(fā)的費用也變少。在本課題的設計

15、中，穩(wěn)定性和可靠性都比較好，在使用的過程中，能夠十分準確、公平、公正、快速的找到首先回答問題的選手，并通過一些顯示裝置，例如：蜂鳴器、數(shù)碼管等顯示出第一個搶答者。這樣就使得搶答裝置在應用過程中更直觀，在智能搶答器的設計方面，還可以根據(jù)用戶的需要完成具體功能的設計。最終，根據(jù)系統(tǒng)的需要的功能要求，完成相應的描述部分，仿真部分和硬件電路部分的驗證。1.3、實現(xiàn)方法概述搶答器作為比賽過程中的必需品，在設計方面有很多中選擇。我們平常比較常見的有兩種設計：第一種方案是選擇用觸發(fā)器和小規(guī)模的數(shù)字邏輯芯片，另外一種方案是選擇用單片機。這兩種方案相比較而言，用小規(guī)模邏輯芯片設計的第一種方案的設計思路比較簡單，

16、但是在電路實現(xiàn)方面比較復雜；而相比較第二種方案在用單片機完成的過程中，實現(xiàn)過程比較方便，但是隨著比賽過程中組數(shù)的不確定會出現(xiàn)I/O口不夠用的情況。因此，在本課題的設計中采用的是基于FPGA現(xiàn)場可編程技術(shù)，不僅可以避免實現(xiàn)起來的復雜性高，還能隨時加入組數(shù)，使在設計方面更適應不同的需要。在基于FPGA技術(shù)的智能搶答器的設計系統(tǒng)里可以分為以下幾個模塊：搶答鑒別模塊、搶答信號輸出模塊、搶答計時模塊、答題計時模塊、搶答計分模塊、防抖動模塊、分頻模塊、搶答超時報警模塊、答題超時報警模塊、搶答顯示模塊、頂層模塊11個部分。1、搶答鑒別模塊：在這個模塊的設計中主要實現(xiàn)的是能夠快速準確的完成搶答的功能，在這個過

17、程中還應該能夠辨別出提前搶答的組號。所以在搶答器應用的過程中既能顯現(xiàn)出正常搶答的組數(shù)，還能顯示出超前搶答的組數(shù)，同時還能完成在有一個搶答鍵按下的時候，其他搶答線路都處于搶答封鎖的狀態(tài)。2、搶答信號輸出模塊：在這個模塊設計中主要完成將搶答的信號輸出到其他模塊的功能。3、搶答計時模塊：在這個模塊設計中主要完成搶答過程中的計時功能，在有搶答命令開始后進行一個倒計時，并且在倒計時完成后有報警的提示音。4、答題計時模塊：在這個模塊設計中主要完成答題過程中的所有計時功能，在有搶答答題開始后可以進行答題的倒計時，并且能夠在規(guī)定倒計時后顯示超時并報警，此時必須停止答題。5、搶答計分模塊：在這個模塊設計中主要是

18、給定四個搶答信號的記分情況，規(guī)定每個搶答信號初始是五分，當搶答并答對的時候加一分；搶答答錯的時候減一分 ；沒有獲得搶答權(quán)的選手分數(shù)保持不變。6、防抖動模塊：智能搶答器中設計中的add加分輸入和sub減分輸入使用的撥檔開關(guān)一般屬于機械開關(guān)，因此在開關(guān)動作瞬間經(jīng)常會出現(xiàn)信號來回彈跳的現(xiàn)象，盡管只是進行了一次撥鍵動作，但是信號在實際的產(chǎn)生中卻不只是彈跳了一次，所以在設計中必須加上消除抖動的電路。7、分頻模塊：因為在系統(tǒng)設計中所用的時鐘脈沖信號不同，所以應采用分頻模塊進行分頻，以完成本系統(tǒng)的設計。 8、搶答者臺號顯示模塊：在這個模塊設計中可以用來顯示出搶到答題機會的搶答者的組號。9、搶答超時報警模塊：

19、在搶答倒計時模塊倒計時至0秒時給出報警提示，通知搶答答題的時間結(jié)束。10、答題超時報警模塊：在搶答者回答問題的倒計時至0秒時給出報警的提示，通知答題時間的結(jié)束。11、頂層模塊：在這個模塊中是完成對以上幾個模塊的綜合編寫的頂層文件。 整體系統(tǒng)的設計電路如下圖所示：選手按鍵輸入選手按鍵輸入搶答信號檢測檢測搶答計時答題計時 計時搶答信號分頻模塊加減計分模塊報警防抖動態(tài)顯示模塊數(shù)碼管2 基本應用電路設計在知識競賽、文體娛樂活動（搶答賽活動）中,所有參賽者如果考慮恰當好后都想搶先答題。如果沒有準確辨別搶答前后的設備,有時很難區(qū)別出他們的先后順序,令主持人感到為難。為了使比賽能順利進行,需要有一個能判斷搶

20、答先后的設備,我們將它稱為智力競賽搶答器。2.1搶答器設計基本要求設計任務: 本文設計了一個通用型搶答器,設置有4個搶答按鈕,可供4組人員進行搶答,各組可手動按按鈕申請搶答權(quán)。搶答器具體功能有如下幾點。(1)可供 4組搶答,共設置了 4個按鍵。(2)設置一個搶答控制開關(guān) Start,該開關(guān)由主持人控制,只有當主持人按下開始鍵才能搶答,在按開始按鈕前搶答屬于違規(guī)。(3)搶答器具有定時搶答功能 ,且一搶答的時間設定為30s。當主持人啟動“開始”鍵后,LCD上會顯示30s的倒計時,搶答的4組成員可在30s內(nèi)可以進行搶答,30s后搶答無效。(4)搶答器具有鎖存與顯示功能。即選手按動按鈕,鎖存相應的組號

21、,并在LED數(shù)碼管上顯示搶答成功的組號。(5)本系統(tǒng)同時還添加設置有語音功能,在搶答過程中若某一小組搶答成功,那么語音系統(tǒng)會對其進行相應的播報。(6)最具特色的是 LCD顯示功能 ,在某小組搶答成功后,LCD會分別顯示出每小組與搶答成功組的時間差當四組參賽者之一搶先按下前面的按紐時,搶答器能準確判斷出搶答者,并顯示組號。2.2 硬件電路設計本文是以FPGA為基礎設計的多功能搶答器。根據(jù)設計功能要求,該設計主要包括搶答器輸入鍵盤按鈕,FPGA芯片模塊,數(shù)碼管顯示電路,單片機(控制模塊),語音播報電路,LCD液晶屏顯示模塊。搶答器結(jié)構(gòu)簡圖如下圖所示。FPGA鍵盤語音模塊FPGA鍵盤語音模塊LCD顯

22、示模塊LED LCD顯示模塊LED (1)FPGA電路模塊:FPGA正常工作時的基本電路,由時鐘和復位電路組成。利用FPGA(CYCLONE EPIC6Q240C8)來進行運算和處理。(2)鍵盤按鈕輸入電路:用了5個按鍵開關(guān),其中一個是主持人“開始”按鈕,其余四個為搶答小組按鈕,按鍵電路都接有上拉電阻。(3)LCD數(shù)碼管顯示電路:采用一位LCD數(shù)碼管來顯示搶答成功選手。 (4)語音電路模塊:采用ISD1420語音芯片來實現(xiàn)語音播報。(5)LCD顯示模塊 :采用LM1602芯片來分別顯示四組搶答時間差。2.3 軟件程序設計FPGA作為現(xiàn)代集成電路設計的重點與熱點，設計一般采用自頂向下、由粗到細、

23、逐步求精的方法。設計最頂層是指系統(tǒng)的整體要求，最下層是指具體的邏輯電路。自頂向下是將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大則進一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個系統(tǒng)中各子模塊關(guān)系合理、便于設計實現(xiàn)為止。 （1）RS觸發(fā)器 圖表 SEQ 圖表 * ARABIC 1 7447雙D觸發(fā)器RS觸發(fā)器的功能是用雙 D觸發(fā)器7474來實現(xiàn)，如圖表1所示，SD表示置位端，RD表示復位端，輸入0有效，Q 為原碼輸出，QBAR 為反碼輸出。（2）數(shù)字秒表模塊圖表 SEQ 圖表 * ARABIC 2 基于FPGA搶答器電路設計具有復位功能，用兩個數(shù)碼管分別顯示個位和十位，當使能端

24、輸入1時，開始計數(shù)，秒鐘自動加1，計數(shù)時間為1分鐘，蜂鳴器接到COUNTER_6的carry_out端口，計數(shù)到59時蜂鳴器報警的同時恢復到00狀態(tài)，系統(tǒng)有單獨的置零信號，將數(shù)碼管顯示時間直接恢復到00狀態(tài)。顯示部分的數(shù)碼管段選用總線復用技術(shù)，位選用動態(tài)掃描，一般只要每個掃描頻率超過人的眼睛視覺暫留頻率24HZ以上就可以點亮單個顯示而不閃爍，掃描頻率采用與7447使能控制信號同一個1KHZ信號。10 進制計數(shù)器的部分程序見附表。2.3.1 搶答器鑒別模塊4組搶答理論上應有16中可能的選擇情況，但是由于芯片的速度非常塊，兩組以上同時搶答成功的可能性極小，本文設計了這4種情況，以簡化電路的復雜性。

25、由于搶答按鈕按下后沒有自鎖功能，因此本模塊設計了自鎖功能(即當一搶答者搶答后其他搶答者不能再搶答上)。直到下一次重新開始搶答。在設計恢復電路時，我采用了由運算放大器NE5532構(gòu)成的二階壓控電壓源低通濾波器來實現(xiàn)恢復電路，從取樣電路的輸出端得到的取樣信號作為恢復電路的輸入信號輸入到恢復電路中。通過調(diào)整R12、R13、C5、C6元件的值，即可改變二階壓控電壓源低通濾波器的截止頻率。圖表 SEQ 圖表 * ARABIC 3 搶答鑒別模塊 rst為復位信號輸入端；s1、s2、s3、s4為搶答信號輸入端；D1、D2、D3、D4為搶答信號輸出端。使用Quartus對搶答鑒別模塊進行功能仿真:仿真圖分析：

26、當rst復位后，S1、S2、S3、S4分別輸入搶答信號后，D1、D2、D3、D4輸出相應的搶答者信號，并且能鑒別出最先搶答者并所存。2.3.2 搶答信號輸出模塊當完成搶答后需要一模塊輸出搶答的信號用于以后的計分模塊。運行搶答信號輸出模塊，生成元件圖：圖中D1、D2、D3、D4為搶答信號輸入端；states為搶答信號輸出端。使用Quartus軟件對搶答信號輸出模塊進行功能仿真：搶答信號輸出模塊仿真分析：當D1、D2、D3、D4有高電平輸出時states分別顯示其選擇信號。2.3.3 搶答計時模塊主持人按下復位鍵后開始9秒倒計時，四位選手在此9秒內(nèi)進行搶答，若在此倒計時內(nèi)有人搶答則由stop控制停

27、止倒計時，若沒有人搶答則直至倒計時結(jié)束觸發(fā)報警模塊。運行搶答計時模塊，生成元件圖： 其中clk1為時鐘脈沖信號輸入端；rst為復位信號輸入端；en為使能信號輸入端；stop為停止倒計時輸入端q為倒計時輸出端。 使用Quartus對搶答計時模塊進行功能仿真：搶答計時模塊仿真分析： 當給給與clk1時鐘脈沖輸入后，復位端rst及使能端en高電平有效時， q輸出倒計時時間；當stop高電平有效時，停止倒計時。2.3.4 答題計時模塊 主持人復位并且確定搶答選手后。主持人可根據(jù)題目的難易程度來確定搶答者答題時間分別有59秒、19秒或39秒三種情況。運行答題計時模塊，生成元件圖： 答題計時模塊元件圖分析

28、：如上圖clr為復位信號輸入端；en為使能信號輸入端；clk為時鐘脈沖信號輸入端；ldn為計時預置信號輸入端；ta為19秒倒計時預置輸入端；tb為39秒倒計時預置輸入端；qa、qb為時間輸出端。 答題計時模塊仿真 使用Quartus對答題計時模塊進行功能仿真：圖表 SEQ 圖表 * ARABIC 4 答題計時模塊仿真(1) 圖表 SEQ 圖表 * ARABIC 5 答題計時模塊仿真(2) 圖表 SEQ 圖表 * ARABIC 6 答題計時模塊仿真(3)答題計時模塊仿真圖分析：上圖分別為59秒、19秒、39秒倒計時功能仿真，可以看到當ta、tb低電平時實現(xiàn)59秒倒計時，ta、tb分別實現(xiàn)19秒和

29、39秒倒計時預置。2.3.5 防抖動電路模塊 由于本次設計具有計分功能，而搶答器中的add加分鍵使用的撥檔開關(guān)屬于機械開關(guān)，在開關(guān)動作瞬間往往會出現(xiàn)來回彈跳的現(xiàn)象，雖然只是撥鍵一次，而實際上產(chǎn)生的信號卻不只是彈跳一次，因此必須加上消除抖動的電路。圖表 SEQ 圖表 * ARABIC 7 防抖動模塊元件圖防抖動電路元件圖分析：clk為接收時鐘脈沖信號端，keyin為接收輸入脈沖端，keyout為輸出確認脈沖端。使用Quartus對防抖動模塊進行功能仿真：防抖動電路模塊仿真分析：當給與clk時鐘脈沖后，只有當keyin鍵輸入超過6個時鐘脈沖信號時keyout才能顯示高電平。2.3.6搶答計分模塊

30、搶答開始為每位選手預置5分，當有選手搶答成功后，主持人根據(jù)選手的答題對錯情況，按動加分(或減分)按鈕為選手加分(減分)，每次可以給答題組加一分(或減一分)，當本次比賽結(jié)束后按動清零按鈕，所有答題組的分數(shù)將恢復預置值，開始下一輪搶答。圖表 SEQ 圖表 * ARABIC 8 搶答計分模塊元件圖 搶答計分元件圖分析：clk為時鐘信號輸入端；clr為設置分數(shù)恢復端；add為加分信號輸入端；sub為減分信號輸入端；states為搶答者信號輸入端；a_out、b_out、c_out、d_out分別為四組搶答選手的分數(shù)輸出端。 使用Quartus對搶答計分模塊進行功能仿真：圖表 SEQ 圖表 * ARAB

31、IC 9 搶答計分模塊仿真(1)圖表 SEQ 圖表 * ARABIC 10 搶答計分模塊仿真(2) 搶答計分模塊仿真分析：在復位鍵高電平有效后、add加分鍵高電平有效時，無論chose選擇哪個選手就給相應的選手加分；sub為高電平時反之。2.3.7、分頻模塊 由于本次設計中的倒計時模塊所用時鐘較低，因此用到兩種頻率所以本設計使用一分頻模塊進行1000分頻。圖表 SEQ 圖表 * ARABIC 11 分頻模塊元件圖 其中clk時鐘頻率輸入端，newclk為1000分頻之后的頻率輸出端。 使用Quartus對分頻模塊進行功能仿真： 分頻模塊仿真分析：如圖明顯看出clk被分頻后的輸出的1000分頻(

32、newclk)。2.3.8 搶答顯示模塊 采用7段數(shù)碼管來進行動態(tài)顯示：搶答倒計時時間、答題倒計時時間、搶答者分數(shù)，本設計使用的數(shù)碼管動態(tài)顯示，但是當頻率高到一定程度時給人的直觀感覺是所有數(shù)據(jù)就如同同時顯示一樣。圖表 SEQ 圖表 * ARABIC 12 搶答顯示模塊元搶答顯示模塊元件圖分析：p0、p1、p2、p3、p4、p5、p7端可分別用于顯示各組搶答選手的分數(shù)輸入端；clk為時鐘頻率輸入端； count為數(shù)碼管顯示輸出端，data用于輸出數(shù)碼管信息使用Quartus對搶答顯示模塊進行功能仿真：搶答顯示模塊仿真分析：當為clk加上時鐘脈沖信號后，分別為p0、p1、p3、p4、p5、p7指定

33、輸出信號后，count會一次選擇8個數(shù)碼管進行顯示，data則顯示當時選擇的數(shù)碼管要表示的數(shù)據(jù)。2.3.9 搶答報警模塊本設計設置59秒倒計時搶答時間，在此59秒倒計時內(nèi)進行搶答，當完成9秒倒計時仍沒有人搶答，則報警燈亮圖表 SEQ 圖表 * ARABIC 13 搶答報警模塊元件圖搶答報警模塊元件圖分析：如上圖rst為復位按鈕，q為倒計時時間輸入，warm端為報警輸出。 使用Quartus對搶答報警模塊進行功能仿真：搶答報警模塊仿真分析：如圖在rst復位端高電平有效之后，q倒計時為0秒時報警輸出端warm為高電平。 2.3.10 答題報警模塊本設計設置59秒、39秒、19秒倒計時為答題時間，允

34、許選手在此時間內(nèi)進行搶答，當完成規(guī)定秒數(shù)倒計時后仍沒有人搶答，則答題報警燈亮。圖表 SEQ 圖表 * ARABIC 14 答題報警模塊元件圖答題報警模塊元件圖分析：rst為復位信號，qa、qb為接收答題倒計時模塊時間的輸入端，warm為答題報警信號輸出端。使用Quartus對答題報警模塊進行功能仿真：答題報警模塊仿真分析：當rst為低電平復位后，qa、qb輸入為倒計時0秒后，答題報警信號輸出端warm輸出高電平報警。3 系統(tǒng)總體電路圖用兩片 7474 構(gòu)成的 4 個 RS 觸發(fā)器組成時間鑒別電路。調(diào)用前面形成的模塊、qiangdayima模塊、共陽極數(shù)碼管譯碼器7447及相關(guān)的非門、與非門、輸

35、入、輸出端子形成的總電路如圖4所示。該電路在101084-4實驗板上實現(xiàn),因為板子上開關(guān)1-8平時為高電平,按下時為低電平。而根據(jù)電路設計需要,主持人復位開關(guān)8平時應接高電平,四組搶答開關(guān)1-4平時應為低電平,故接成如圖4所示開關(guān)模式。顯示部分直接采用實驗板上的1個共陽極數(shù)碼管，不必將譯碼器的輸出具體連線到實驗板上。圖15基于的搶答器電路設計圖數(shù)碼管的7個段,只需將其輸出端定義到可用作數(shù)碼管顯示的/引腳上即可。競賽開始前，主持人先按下 KK 鍵，各觸發(fā)器復位（Q=0），4個發(fā)光二極管均不亮，競賽開始后，開始搶答，例如第一組搶答成功即 P1 被按下則門 1 輸出為 0，使 Q1=1，發(fā)光二極管亮

36、，同時 Q1BAR=0。Q1BAR=0有 2 個作用，其一是封鎖門 2、門 3、門 4，使 P2、P3、P4 再按時不能把相應觸發(fā)器的Q 置0；其二是使門 5 輸出為 1，驅(qū)動數(shù)字秒表開始計時。當計時達到 60 秒鐘的時候，蜂鳴器報警，答題時間結(jié)束。圖表 SEQ 圖表 * ARABIC 15 基于FPGA搶答器電路設計4 編程及測試為設計項目選定 Cyclone 系列 EP1C20F400 型芯片；根據(jù)該芯片的管腳規(guī)定，自己在 PinLocationchip 屏幕中添加輸入輸出端可用的引腳編號，并編譯通過；對器件編程，使用 ByteBlaste 下載電纜把項目以在線配置的方式下載到Cyclon

37、e 系列 EP1C20F400 型芯片中。按功能鍵鍵復位，用四位撥碼開關(guān)鍵模擬搶答，實驗仿真結(jié)果正確，達到了預期的設計要求。缺點是某組優(yōu)先搶答后,揚聲器一直在叫,影響了本組成員觀點的陳述,應在按下?lián)尨鸢粹o的同時揚聲器延時數(shù)秒自動復位,這部分電路有待改進。 結(jié) 論FPGA現(xiàn)場可編程門陣列是內(nèi)部含有大規(guī)模數(shù)字集成電路的比較通用的元器件。用戶使用高級的軟件來定義連接在這些數(shù)字電路的互聯(lián)網(wǎng)絡。若使用FPGA技術(shù)，則可以對其重復性的編程，在改變電路的過程中是通過對互聯(lián)文件的卸載來完成的，這樣操作起來比較簡單，大大縮短了檢查故障的時間，也推動了復雜電路的設計?；贔PGA技術(shù)的智能搶答器的設計極大程度上改

38、善了傳統(tǒng)搶答器在硬件方面連線復雜，可靠性比較差，設計和調(diào)試花費時間長等一系列的缺點，在智能搶答器方面有了進一步的提高。參 考 文 獻1 張瑞惜.智力競賽搶答器設計.機電工程技術(shù)，2007,36(8)：51522 周功明,周陳琛.基于單片機AT89C2051的九路多功能智力競賽搶答器的設計.儀器與儀表, 2006(20)：463 孫浩.VHDL在數(shù)字電路設計中的應用.儀表技術(shù)，2007（12）：9104 張齊,鄭金輝,李登紅,等.基于FPGA的LED顯示屏逐點檢測系統(tǒng)的設計與實現(xiàn).液晶與顯示,2008，23(5)：6056105 黃任.VHDL入門解惑經(jīng)典實例經(jīng)驗總結(jié).北京：北京航空航天大學出版社，20056 劉艷萍,高振斌,李志軍. EDA實用技術(shù)及應用.北京：國防工業(yè)出版社，20067 楊旭,劉盾等.EDA技術(shù)基礎與實驗教程.北京:清華大學出版社，20108 張叔猛.嵌入式系統(tǒng)和FPGA在LED顯示屏中的應用研究與實現(xiàn):學位論文, 武漢: 武漢理工大學，20059 高曙光.可編程邏輯器件原理、開發(fā)與應用M.西安:西安電子科技大學出版社,2002 10 劉寶琴.Ahera 可編程邏輯器件及其應用M.北京:清華大學出版社,1995 11 閻石.數(shù)字電子技術(shù)基礎M.北京:高等教育出版社,1999 12 章忠全.電子技術(shù)基礎