25GHzPLL鎖定檢測(cè)電路分析實(shí)現(xiàn)畢業(yè)論文-

1、郵電學(xué)院 題目:2.5G Hz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn) 學(xué)生教師 職稱西貝計(jì)算機(jī)科學(xué)與技術(shù)特定主題電子信息科學(xué)與技術(shù)科目2.5GHz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn)任務(wù)和要求2.5GHz鎖相環(huán)鎖定檢測(cè)電路是在一定水平上正向設(shè)計(jì)的，在此基礎(chǔ)上，對(duì)反向提取的全定制電路進(jìn)行了分析和整理。通過(guò)重新設(shè)計(jì)，可以在SMIC 0.18CMOS模型下進(jìn)行晶體管級(jí)仿真，要求提交:2.5GHz鎖相環(huán)鎖定檢測(cè)電路工作原理分析報(bào)告；2.5GHz鎖相環(huán)鎖定檢測(cè)電路的正向設(shè)計(jì)方案；2.5GHz PLL鎖定檢測(cè)電路反向提取分析結(jié)果；SMIC 0.18 CMOS 2.5 GHz PLL鎖定檢測(cè)電路的重新設(shè)計(jì)；2.5GHz

2、PLL鎖定檢測(cè)電路的晶體管級(jí)仿真報(bào)告；2.5GHz鎖相環(huán)鎖定檢測(cè)電路的Verilog硬件語(yǔ)言描述。開始日期2006年3月6日完工日期2006年6月11日院長(zhǎng)(簽名)2006年 Xi游薛顛苑畢業(yè)設(shè)計(jì)(論文)工作計(jì)劃林教授，的學(xué)生導(dǎo)師。電子信息科學(xué)與技術(shù)計(jì)算機(jī)科學(xué)與技術(shù)系2.5GHz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn)_工作進(jìn)程開始和結(jié)束時(shí)間工作職責(zé)開始和結(jié)束時(shí)間工作職責(zé)第一周3.6-3.12，完成知識(shí)儲(chǔ)備，認(rèn)真復(fù)習(xí)模擬CMOS集成電路的設(shè)計(jì)方法和基本原理。第二周3.13-3.19，掌握PLL的工作原理，學(xué)習(xí)UNIX操作系統(tǒng)的基本操作，提交畢業(yè)設(shè)計(jì)開題報(bào)告。第三周3.20-3.26，學(xué)習(xí)HSPICE仿真

3、工具和CANENCE等EDA仿真工具的使用。第四周3.27-4.2完成2.5G HZ PLL鎖定檢測(cè)電路正向設(shè)計(jì)方案，提供2.5G HZ PLL鎖定檢測(cè)電路正向設(shè)計(jì)方案報(bào)告。第五周，4.3-4.9，反萃取全定制電路分析整理。第6周，4.10-4.16，繼續(xù)分析整理反向提取的全定制電路。第7周4.17-4.23提供分析報(bào)告，進(jìn)行期中考試。第8周，4.24-4.30，在SMIC 0.18CMOS模型下進(jìn)行晶體管級(jí)的重新設(shè)計(jì)和仿真。第9周5.1-5.7提供SMIC 0.18CMOS模型下的晶體管級(jí)仿真報(bào)告。第10周5.8-5.14提供2.5GHz PLL鎖定檢測(cè)電路的晶體管級(jí)仿真報(bào)告。第11周5.1

4、5-5.21，用Verilog硬件描述語(yǔ)言編寫檢測(cè)電路原碼，進(jìn)行后期檢查。畢業(yè)設(shè)計(jì)論文第12周5月22日至5月28日。第13周，5.29到6.4就要完成畢業(yè)論文了。第14周6.5 6.11完成畢業(yè)設(shè)計(jì)答辯。主要參考書目(信息)主要參考書目(信息)主要參考書目(信息)相關(guān)論文(電子版)；林:XDD6999鎖相環(huán)單元設(shè)計(jì)方案草稿2.0，2004；CMOS模擬電路設(shè)計(jì):HSPICE手冊(cè)；癌癥手冊(cè)；儲(chǔ)振勇、翁牧云，電子科技大學(xué)FPGA設(shè)計(jì)與應(yīng)用，2003年7月；主要儀器設(shè)備和材料主要儀器設(shè)備和材料1.SUN工作站；2.EDA工具軟件(CANENCE HSPICE等。);3.相關(guān)書籍和資料。論文論文(設(shè)

5、計(jì))過(guò)程中教師的教學(xué)安排每周聽取學(xué)生工作匯報(bào)，至少專題指導(dǎo)1 2次；隨時(shí)解決學(xué)生設(shè)計(jì)中遇到的問(wèn)題。計(jì)劃的描述計(jì)劃的描述沒有郵電學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)系電子信息科學(xué)與技術(shù)2002級(jí)03班主題:2.5 G Hz PLL鎖定檢測(cè)電路分析與實(shí)現(xiàn)1.本課題涉及的問(wèn)題及其應(yīng)用現(xiàn)狀的總結(jié)。本課題來(lái)源于一個(gè)科研項(xiàng)目。鎖相環(huán)廣泛應(yīng)用于顯示電子和通信領(lǐng)域。隨著超大規(guī)模集成電路技術(shù)的發(fā)展，設(shè)計(jì)和實(shí)現(xiàn)高速鎖相環(huán)成為可能。鎖相環(huán)是一個(gè)比較輸出相位和輸入相位的反饋系統(tǒng)。本課題是在廣泛調(diào)研和收集資料的基礎(chǔ)上，深入了解鎖相環(huán)的工作原理，了解鎖相環(huán)的電路結(jié)構(gòu)，認(rèn)識(shí)到鎖相環(huán)由鑒相器PD、低通濾波器LPF和壓控振蕩器VCO三部分組成

6、。鑒相器的作用是比較相位，低通濾波器的作用是濾除高頻成分，振蕩器的作用是改變振蕩頻率。它是由鎖相環(huán)鑒相器和壓控振蕩器組成的反饋系統(tǒng)。鑒相器比較輸入和輸出的相位，產(chǎn)生誤差改變VCO的振蕩頻率，直到相位對(duì)齊，即實(shí)現(xiàn)鎖相。本課題涉及的主要問(wèn)題是檢測(cè)輸入信號(hào)和反饋信號(hào)，從而檢測(cè)鎖相環(huán)是否達(dá)到鎖定狀態(tài)。然后，對(duì)高速2.5GHz PLL鎖定檢測(cè)電路進(jìn)行了正向一定級(jí)別的設(shè)計(jì)，并在此基礎(chǔ)上對(duì)反向抽取的全定制電路進(jìn)行了分析和整理。通過(guò)重新設(shè)計(jì)，在SMIC 0.18CMOS模型下進(jìn)行晶體管級(jí)仿真，并用Verilog硬件語(yǔ)言描述，為整個(gè)電路的工藝移植奠定了基礎(chǔ)。高速鎖相環(huán)廣泛應(yīng)用于各種工程項(xiàng)目中。高速鎖相環(huán)在跟蹤濾

7、波器中起著重要的作用，跟蹤濾波器是一種帶通濾波器，其中心頻率可以自動(dòng)跟蹤輸入信號(hào)載波頻率的變化。根據(jù)鎖相環(huán)的工作原理，鎖相環(huán)本身就有這樣的性能；高速鎖相環(huán)在調(diào)制解調(diào)器、頻率合成、載波同步、位同步、調(diào)頻立體聲解碼、彩色副載波同步、電機(jī)轉(zhuǎn)速控制和鎖相接收機(jī)中起著重要的作用。此外，高速鎖相環(huán)還用于移相器、頻率轉(zhuǎn)換、自動(dòng)跟蹤調(diào)諧和微波鎖相頻率源。2.本課題擬研究的關(guān)鍵問(wèn)題、解決方案及達(dá)到預(yù)期目標(biāo)的可行性分析。本課題需要重點(diǎn)解決的關(guān)鍵問(wèn)題是了解鎖相環(huán)檢測(cè)的原理，鎖相環(huán)如何比較輸入信號(hào)和反饋信號(hào)得到鎖相環(huán)鎖定，最終完成2.5G HZ鎖相環(huán)鎖定檢測(cè)電路的正向設(shè)計(jì)方案。在此基礎(chǔ)上，對(duì)反向提取的全定制電路進(jìn)行了

8、分析和整理，并通過(guò)重新設(shè)計(jì)在SMIC 0.18CMOS模型下進(jìn)行了晶體管級(jí)仿真。在研究這個(gè)問(wèn)題之前，我們應(yīng)該先看看關(guān)于PLL和CMOS集成電路設(shè)計(jì)方法的書籍。對(duì)鎖相環(huán)的工作原理有清晰的認(rèn)識(shí)。鎖相環(huán)的結(jié)構(gòu)要深入到零件的每個(gè)晶體管。你必須具備模擬電路設(shè)計(jì)的基礎(chǔ)知識(shí)，認(rèn)真復(fù)習(xí)模擬電路的基礎(chǔ)知識(shí)，掌握模擬CMOS集成電路的設(shè)計(jì)方法和基本原理。要了解鎖相環(huán)的結(jié)構(gòu)，鎖相環(huán)要分成幾個(gè)模塊，每個(gè)模塊的作用是什么，每個(gè)模塊的部分結(jié)構(gòu)是如何由幾個(gè)晶體管組成的，鎖相環(huán)工作原理的分析報(bào)告要講清楚。最后，為后續(xù)工作制定了前期設(shè)計(jì)方案。雖然設(shè)計(jì)一個(gè)高速PLL檢測(cè)電路很困難，但從理論上講，完全可以完成這個(gè)任務(wù)。隨著VLSI

9、技術(shù)的發(fā)展，模擬IC的設(shè)計(jì)技術(shù)有了很大的提高，模擬IC的速度可以比數(shù)字IC快很多倍。特別是隨著集成電路向深亞微米工藝發(fā)展，集成電路的速度可以達(dá)到2.5G HZ，這是本課題的目標(biāo)。從工具的使用來(lái)看，完成這個(gè)項(xiàng)目也是有可能的。在完成本項(xiàng)目的過(guò)程中，使用了HSPICE仿真工具和EDA仿真工具如CANDNCE、SUN workstation和UNIX操作系統(tǒng)。使用這些工具和軟件完全可以滿足高速鎖相環(huán)設(shè)計(jì)的要求。3.完成本課題的工作計(jì)劃。要完成這個(gè)任務(wù)，就要認(rèn)真復(fù)習(xí)模擬電路的基礎(chǔ)知識(shí)，掌握模擬CMOS集成電路的設(shè)計(jì)方法和基本原理。并對(duì)PLL鎖相環(huán)的結(jié)構(gòu)有清晰的認(rèn)識(shí)。學(xué)習(xí)晶體管級(jí)電路的設(shè)計(jì)方法，HSPIC

10、E仿真工具和CANDNCE等EDA仿真工具的使用，SUN工作站的使用，UNIX操作系統(tǒng)的基本操作。因此，掌握MATLAB的使用，完成本項(xiàng)目的工作計(jì)劃如下:第一周:完成知識(shí)儲(chǔ)備，認(rèn)真復(fù)習(xí)模擬CMOS集成電路的設(shè)計(jì)方法和基本原理；第二周:掌握PLL的工作原理，學(xué)習(xí)UNIX操作系統(tǒng)的基本操作，提交畢業(yè)設(shè)計(jì)開題報(bào)告，提交鎖定檢測(cè)工作原理分析報(bào)告；第三周:學(xué)習(xí)HSPICE仿真工具和CANDNCE等EDA仿真工具的使用；第四周:完成2.5G HZ PLL鎖定檢測(cè)電路正向設(shè)計(jì)方案，提供2.5G HZ PLL鎖定檢測(cè)電路正向設(shè)計(jì)方案報(bào)告；第五周:分析整理反向提取的全定制電路；第六周:繼續(xù)分析整理反向提取的全定

11、制電路；第7周:提供分析報(bào)告，進(jìn)行中期檢查；第八周:通過(guò)重新設(shè)計(jì)，在SMIC 0.18CMOS模型下通過(guò)晶體管級(jí)仿真；第九周:提供SMIC 0.18CMOS模型下的晶體管級(jí)仿真報(bào)告；第十周:提供2.5GHz PLL鎖定檢測(cè)電路的晶體管級(jí)仿真報(bào)告，并提供報(bào)告；第11周:用Verilog硬件描述語(yǔ)言編寫檢測(cè)電路原碼，進(jìn)行后期檢查；第12周:畢業(yè)設(shè)計(jì)論文；第13周:完成畢業(yè)論文；第14周:完成畢業(yè)設(shè)計(jì)答辯；4.指導(dǎo)教師審查意見。通過(guò)收集和閱讀文獻(xiàn)，廖建軍了解了2.5GPLL鎖檢測(cè)線分析與實(shí)現(xiàn)項(xiàng)目任務(wù)需求的研究現(xiàn)狀，認(rèn)識(shí)到項(xiàng)目中的關(guān)鍵技術(shù)問(wèn)題，并提出了解決思路。方案可行，計(jì)劃合理。指導(dǎo)教師(簽名):

12、描述:本報(bào)告必須由承擔(dān)畢業(yè)論文(設(shè)計(jì))任務(wù)的學(xué)生在畢業(yè)論文(設(shè)計(jì))正式開始的第一周的周五前獨(dú)立完成，并交導(dǎo)師審核。郵電學(xué)院畢業(yè)設(shè)計(jì)(論文)評(píng)估表學(xué)生 性別男人學(xué)生編號(hào) 主題名稱2.5GHz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn)研究的主題或問(wèn)題類型科研課題困難困難的 工作表演講師的意見廖建軍的畢業(yè)設(shè)計(jì)完成了2.5GPLL鎖定檢測(cè)電路的逆向分析與設(shè)計(jì)。本論文屬于模擬集成電路設(shè)計(jì)，難度較大，工作量較大，完成度較好。寫作規(guī)則，是一篇優(yōu)秀的本科畢業(yè)設(shè)計(jì)論文。分項(xiàng)得分:開題研究論證8分；學(xué)科質(zhì)量(試卷容量)48分；創(chuàng)新8分；撰寫論文(規(guī)則)14分；學(xué)習(xí)態(tài)度9分；外語(yǔ)翻譯5分導(dǎo)師審核結(jié)果:92導(dǎo)師(簽名):林200

13、6年6月7日批評(píng)回顧教教師想法學(xué)生完成了2.5GPLL鎖定檢測(cè)電路的逆向分析和正向?qū)崿F(xiàn)。設(shè)計(jì)方案合理，理論分析有依據(jù)，實(shí)驗(yàn)數(shù)據(jù)準(zhǔn)確。書寫規(guī)則，條理清晰。分項(xiàng)得分:所選題目9分；研究論證8分；學(xué)科質(zhì)量(紙容量)46分；創(chuàng)新8分；撰寫論文(規(guī)則)14分；外語(yǔ)翻譯5分評(píng)價(jià)結(jié)果:90。評(píng)價(jià)老師(簽名):邢立東2006年6月8日驗(yàn)收小組意見各項(xiàng)準(zhǔn)備充分，資料詳實(shí)，工作量大，逆向分析任務(wù)完成較好，獨(dú)立解決問(wèn)題的能力較強(qiáng)。準(zhǔn)確回答問(wèn)題，熟練演示。分項(xiàng)得分:備考9分；畢業(yè)設(shè)計(jì)(論文)質(zhì)量65分；(操作)答題18分。驗(yàn)收結(jié)果:92驗(yàn)收老師(組長(zhǎng))(簽字):杜會(huì)民2006 . 6 . 9回答爭(zhēng)論組想法看見準(zhǔn)備充分

14、，表達(dá)清晰，概念運(yùn)用準(zhǔn)確，回答問(wèn)題清晰正確。分項(xiàng)得分:備考14分；情況36分；回答問(wèn)題35分；儀表5分防守得分:90。辯護(hù)小組組長(zhǎng)(簽名):杜會(huì)民2006年6月11日業(yè)績(jī)計(jì)算方法教師等級(jí)20 (%)，評(píng)估等級(jí)30 (%)，驗(yàn)收等級(jí)30 (%)，回復(fù)等級(jí)20 (%)學(xué)生的實(shí)際成績(jī)(百分比制)教師等級(jí)92，評(píng)估等級(jí)90，驗(yàn)收等級(jí)92回復(fù)得分90，總體評(píng)價(jià)91國(guó)防委員會(huì)的意見(略)畢業(yè)論文(設(shè)計(jì))總體評(píng)價(jià)分?jǐn)?shù)(等級(jí)):優(yōu)秀。國(guó)防部國(guó)防委員會(huì)主任(簽名):國(guó)防部(簽名) 準(zhǔn)備充滿郵電學(xué)院畢業(yè)論文(設(shè)計(jì))評(píng)估表(續(xù))目錄 TOC o 1-3 h z u HYPERLINK l _RefHeading_T

15、oc141506165 摘要I HYPERLINK l _RefHeading_Toc141506166 AbstractII HYPERLINK l _RefHeading_Toc141506167 1引言1 HYPERLINK l _RefHeading_Toc141506168 2 2.5G Hz PLL鎖定檢測(cè)電路工作原理分析2 HYPERLINK l _RefHeading_Toc141506169 2.1 鎖相環(huán)結(jié)構(gòu)簡(jiǎn)介2 HYPERLINK l _RefHeading_Toc141506170 2.2 鎖相環(huán)的作用簡(jiǎn)介2 HYPERLINK l _RefHeading_Toc14

16、1506171 2.3 鎖定檢測(cè)3 HYPERLINK l _RefHeading_Toc141506176 3 2.5G Hz PLL鎖定檢測(cè)電路總體設(shè)計(jì)方案5 HYPERLINK l _RefHeading_Toc141506177 3.1 概述5 HYPERLINK l _RefHeading_Toc141506178 3.2 設(shè)計(jì)目標(biāo)6 HYPERLINK l _RefHeading_Toc141506182 3.3 頂層設(shè)計(jì)方案7 HYPERLINK l _RefHeading_Toc141506196 3.4 驗(yàn)證與測(cè)試11 HYPERLINK l _RefHeading_Toc1

17、41506197 4 2.5G Hz PLL鎖定檢測(cè)電路反向提取分析12 HYPERLINK l _RefHeading_Toc141506198 4.1 鎖定檢測(cè)電路外部引腳12 HYPERLINK l _RefHeading_Toc141506202 4.2 鎖定檢測(cè)電路部結(jié)構(gòu)13 HYPERLINK l _RefHeading_Toc141506208 4.3 鎖定檢測(cè)電路的實(shí)現(xiàn)15 HYPERLINK l _RefHeading_Toc141506212 4.4 反向提取的鎖定檢測(cè)電路圖16 HYPERLINK l _RefHeading_Toc141506213 5 2.5GHz P

18、LL鎖定檢測(cè)電路SMIC0.18工藝下重新設(shè)計(jì)17 HYPERLINK l _RefHeading_Toc141506214 5.1 反相器設(shè)計(jì)17 HYPERLINK l _RefHeading_Toc141506215 5.2 D觸發(fā)器設(shè)計(jì)18 HYPERLINK l _RefHeading_Toc141506218 5.3 計(jì)數(shù)器設(shè)計(jì)18 HYPERLINK l _RefHeading_Toc141506219 5.4 十八輸入或非門設(shè)計(jì)19 HYPERLINK l _RefHeading_Toc141506223 5.5 與非門設(shè)計(jì)20 HYPERLINK l _RefHeading_

19、Toc141506224 5.6 時(shí)鐘設(shè)計(jì)21 HYPERLINK l _RefHeading_Toc141506225 5.7 鎖定檢測(cè)電路設(shè)計(jì)小結(jié)21 HYPERLINK l _RefHeading_Toc141506226 6 2.5G Hz PLL 鎖定檢測(cè)電路HSPICE 下晶體管級(jí)仿真22 HYPERLINK l _RefHeading_Toc141506227 6.1 觸發(fā)器模塊仿真測(cè)試22 HYPERLINK l _RefHeading_Toc141506228 6.2 異或門仿真測(cè)試23 HYPERLINK l _RefHeading_Toc141506229 6.3 十八輸

20、入或非門仿真測(cè)試24 HYPERLINK l _RefHeading_Toc141506230 6.4 與非門仿真測(cè)試25 HYPERLINK l _RefHeading_Toc141506231 6.5 鎖定檢測(cè)電路整體仿真測(cè)試26 HYPERLINK l _RefHeading_Toc141506232 7 2.5G Hz PLL 鎖定檢測(cè)電路verilogHDL 語(yǔ)言描述30 HYPERLINK l _RefHeading_Toc141506233 7.1 基本模塊的描述30 HYPERLINK l _RefHeading_Toc141506240 7.2 鎖定檢測(cè)電路的整體描述32 H

21、YPERLINK l _RefHeading_Toc141506243 8 結(jié)論33 HYPERLINK l _RefHeading_Toc141506244 致 84 HYPERLINK l _RefHeading_Toc141506245 參考文獻(xiàn)84 HYPERLINK l _RefHeading_Toc141506247 附錄：鎖定檢測(cè)電路的Verilog硬件語(yǔ)言描述84摘要在集成電路的設(shè)計(jì)中，需要使芯片的上層時(shí)鐘與外部時(shí)鐘同步，并且希望芯片的上層時(shí)鐘能夠在外部時(shí)鐘輸入的高頻下使用。基于以上兩點(diǎn)，PLL常用于產(chǎn)生芯片上的時(shí)鐘。然而，隨著處理器頻率的提高，傳統(tǒng)的數(shù)字鎖相環(huán)已經(jīng)不能滿足要求

22、。在本文中，我們將展示一種新的鎖相環(huán)鎖定檢測(cè)方法。鎖定的功能是檢測(cè)PLL是否鎖定。2.5G Hz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn)是完成鎖定檢測(cè)電路的正向總體設(shè)計(jì)方案，鎖定檢測(cè)電路的反向提取，然后基于反向提取電路在SMIC0.18 um工藝下重新設(shè)計(jì)，并在HSPICE下完成晶體管級(jí)仿真。2.5G Hz鎖相環(huán)鎖定檢測(cè)電路分析和實(shí)現(xiàn)的難點(diǎn)和重點(diǎn)是反向電路的提取和SMIC0.18工藝下的重新設(shè)計(jì)。本文討論的鎖相環(huán)可以鎖定更高頻率的時(shí)鐘。鎖定檢測(cè)電路采用成熟的SMIC0.18 um工藝。PLL的壓控振蕩器的輸出頻率可以高達(dá)2.5GHZ，此外，PLL可以將輸出頻率鎖定到2.5GHZ，我們使用模擬電路來(lái)取代之

23、前的數(shù)字鎖定檢測(cè)電路。與其他鎖相環(huán)相比，在SMIC0.18 um工藝下，利用本文討論的鎖定檢測(cè)電路設(shè)計(jì)的鎖相環(huán)具有更大的優(yōu)勢(shì)。關(guān)鍵詞:鎖相環(huán)鎖定檢測(cè)SMIC0.18um工藝集成電路1導(dǎo)言鎖相環(huán)主要用于實(shí)現(xiàn)頻率求和及倍頻，廣泛應(yīng)用于電子和通信領(lǐng)域。如文獻(xiàn)1所介紹的，集成電路中也使用了PLL，它使集成電路芯片上的部分時(shí)鐘與外部時(shí)鐘同步，這樣就可以在外部時(shí)鐘輸入的高頻下使用芯片的部分時(shí)鐘。然而，傳統(tǒng)的鎖相環(huán)鎖定檢測(cè)電路往往由數(shù)字電路或技術(shù)落后的模擬電路實(shí)現(xiàn)。如參考文獻(xiàn)2所述，隨著時(shí)鐘頻率的提高，這種鎖相環(huán)將無(wú)法完成鎖定檢測(cè)，其缺點(diǎn)也逐漸顯露出來(lái)。隨著集成電路技術(shù)的提高，特別是SMIC0.18um工藝

24、的成熟，使得設(shè)計(jì)高速鎖定檢測(cè)電路成為可能。在參考文獻(xiàn)3中，討論了一種基于SMIC0.18um工藝的2.7G Hz高速模擬鎖相環(huán)。在如此高的頻率下，鎖相環(huán)可以滿足現(xiàn)代電路系統(tǒng)的需要，因此設(shè)計(jì)高速鎖定檢測(cè)電路是必然的。設(shè)計(jì)高速模擬鎖定檢測(cè)電路最好的方法是參考以前的鎖定檢測(cè)電路圖，分析鎖定檢測(cè)電路的功能，然后在新的工藝下設(shè)置電路參數(shù)，最后完成鎖定檢測(cè)電路的設(shè)計(jì)。本文討論的是2.5 G Hz鎖相環(huán)鎖定檢測(cè)電路的實(shí)現(xiàn)，即在正向整體設(shè)計(jì)完成后，基于反向提取電路，從晶體管上分析鎖定檢測(cè)電路，在目前成熟的SMIC0.18工藝下重新設(shè)計(jì)提取電路，完成晶體管參數(shù)的調(diào)試。通過(guò)高精度HSPICE下的晶體管級(jí)仿真，鎖定

25、檢測(cè)的頻率可以檢測(cè)高速鎖相環(huán)是否達(dá)到鎖定。從而促進(jìn)鎖相環(huán)的應(yīng)用。2.5 GHz鎖相環(huán)鎖定檢測(cè)電路工作原理分析2.1 PLL結(jié)構(gòu)簡(jiǎn)介鎖相環(huán)的基本結(jié)構(gòu)它主要由四部分組成:鑒相器、低通濾波器、壓控振蕩器和分頻器。頻率相位檢測(cè)器的功能是比較輸入時(shí)鐘和輸出時(shí)鐘的相位。當(dāng)兩個(gè)時(shí)鐘的相位一致時(shí)，意味著鎖相環(huán)被鎖定；否則，鎖相環(huán)不鎖定。此時(shí)，頻率鑒相器會(huì)輸出一個(gè)控制信號(hào)給低通濾波器，然后到達(dá)壓控振蕩器，使壓控振蕩器改變輸出時(shí)鐘的頻率和相位，使其與輸出時(shí)鐘的相位保持一致。低通濾波器的作用是實(shí)現(xiàn)濾波功能。由于鑒頻鑒相器輸出的信號(hào)中含有一定的高頻部分，這些高頻部分對(duì)于壓控振蕩器來(lái)說(shuō)是不必要的，使得壓控振蕩器工作不正

26、常。所以要用低通濾波器濾除信號(hào)中的高頻部分。VCO的作用是接收頻率和相位檢測(cè)器輸出的濾波信號(hào)，并控制VCO改變輸出時(shí)鐘的頻率和相位。如果直接將輸入信號(hào)的相位與輸出信號(hào)進(jìn)行比較，由于輸出時(shí)鐘的頻率很高，因此很難實(shí)現(xiàn)。分頻器的作用是對(duì)輸出信號(hào)進(jìn)行分頻，降低其頻率，從而與輸入信號(hào)進(jìn)行相位和頻率的比較。2.2 PLL的作用簡(jiǎn)介廣泛應(yīng)用于鎖相電子、通信和儀器中，主要用于倍頻和頻率合成。圖2-2是倍頻的電路圖。輸入相位或頻率的改變將導(dǎo)致相應(yīng)的輸出改變N倍。這個(gè)電路不同于電壓放大器。PLL提供等于m的精確放大系數(shù)，該特性源于無(wú)限環(huán)路增益。其次，可以通過(guò)改變除數(shù)因子n來(lái)改變輸出頻率。圖2-3是頻率合成的電路圖

27、。該電路圖類似于倍頻電路圖，因?yàn)榉诸l因子N可以改變，并且可以根據(jù)模式選擇而改變。通道控制是一個(gè)用于改變n值的數(shù)字，因?yàn)榈南鄬?duì)精度等于的相對(duì)精度。2.3鎖定檢測(cè)2.3.1鎖定檢測(cè)功能鎖定的作用是比較輸入時(shí)鐘和輸出時(shí)鐘，包括頻率和相位的比較。當(dāng)兩者的頻率和相位相同時(shí)，說(shuō)明鎖相環(huán)被鎖定。鎖定的方法有很多種，可以用異或門來(lái)實(shí)現(xiàn)。當(dāng)兩個(gè)輸入時(shí)鐘的相位和頻率不同時(shí)，輸出結(jié)果不全是0，這意味著鎖相環(huán)沒有鎖定。當(dāng)兩個(gè)輸入時(shí)鐘的相位和頻率相同時(shí)，輸出結(jié)果都為0，表示鎖相環(huán)被鎖定。一個(gè)簡(jiǎn)單可行的方法就是數(shù)兩個(gè)時(shí)鐘。從某個(gè)時(shí)刻開始，如果兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值在某個(gè)時(shí)間段內(nèi)相等，就意味著輸入時(shí)鐘和輸出時(shí)鐘的相位被鎖定。由

28、于兩個(gè)時(shí)鐘的頻率相對(duì)較高，如果直接進(jìn)行計(jì)數(shù)操作，將很難設(shè)計(jì)計(jì)數(shù)器。因此，需要對(duì)兩個(gè)時(shí)鐘進(jìn)行分頻來(lái)降低頻率，以便于計(jì)數(shù)器的設(shè)計(jì)。以下計(jì)數(shù)器用于實(shí)現(xiàn)鎖定檢測(cè)。2.3.2實(shí)現(xiàn)鎖定檢測(cè)電路圖描述如圖2-4所示，div1模塊分頻時(shí)鐘clka，div2模塊分頻時(shí)鐘clkb。兩個(gè)分頻模塊的分頻系數(shù)應(yīng)該相同。Countera計(jì)數(shù)clkadivn，counterb計(jì)數(shù)clkbdivn，比較模塊比較兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值。當(dāng)兩個(gè)計(jì)數(shù)相等時(shí)輸出1，否則輸出0。圖2-4鎖定檢測(cè)電路的模塊劃分b鎖定檢測(cè)的時(shí)序描述鎖定檢測(cè)要滿足的時(shí)序如下，鎖定檢測(cè)的電路圖分析如下:圖2-5滿足鎖定時(shí)的時(shí)序圖圖2-6不滿足鎖定狀態(tài)的時(shí)序圖2-

29、5是PLL到達(dá)鎖定檢測(cè)的時(shí)序圖。從圖中可以看出，當(dāng)鎖定檢測(cè)完成時(shí)，輸出保持在高電平。圖2-6是PLL未鎖定的時(shí)序圖。從圖中可以看出，鎖定檢測(cè)的輸出結(jié)果并不唯一，有時(shí)保持高電平，有時(shí)保持低電平。2.5 GHz鎖相環(huán)鎖定檢測(cè)電路的總體設(shè)計(jì)方案3.1概述PLL是一個(gè)反饋系統(tǒng)，將輸出相位與輸入相位進(jìn)行比較。2.5G Hz PLL鎖定檢測(cè)電路的作用是比較輸入信號(hào)和輸出反饋信號(hào)，檢測(cè)輸入信號(hào)和輸出信號(hào)是否鎖定。完成檢測(cè)任務(wù)就是檢測(cè)兩個(gè)信號(hào)的周期是否相同，兩個(gè)信號(hào)的相位差是否穩(wěn)定。為實(shí)現(xiàn)這一功能，一種簡(jiǎn)單可行的方法是用計(jì)數(shù)器分別對(duì)這兩個(gè)信號(hào)進(jìn)行計(jì)數(shù)。如果兩個(gè)信號(hào)的脈沖數(shù)同時(shí)相等，說(shuō)明鎖相環(huán)被鎖定。對(duì)于兩個(gè)計(jì)

30、數(shù)器，需要復(fù)位信號(hào)和使能信號(hào)來(lái)控制計(jì)數(shù)器。由于鎖定檢測(cè)電路的時(shí)鐘頻率很高，所以沒有使用基本的數(shù)字計(jì)數(shù)器，而是使用直接用CMOS晶體管構(gòu)建的模擬計(jì)數(shù)器。對(duì)兩路輸入進(jìn)行計(jì)數(shù)的模塊是時(shí)序電路模塊，所有的時(shí)序都必須滿足時(shí)序要求。如何比較兩個(gè)計(jì)數(shù)器的輸出是否一致，是用一個(gè)兩輸入的異或門實(shí)現(xiàn)的。兩個(gè)輸入都是三位數(shù)據(jù)輸入，異或門的輸出是一位數(shù)據(jù)輸出。當(dāng)兩個(gè)或兩個(gè)輸入相同時(shí)，異或門輸出高電平，表示鎖相環(huán)被鎖定；否則，異或門輸出低電平，這意味著兩個(gè)輸入不同，鎖相環(huán)沒有鎖定。比較兩個(gè)計(jì)數(shù)器輸出的與門模塊采用組合邏輯。從外部看，如圖3-1所示，PLL鎖定檢測(cè)電路的輸入端口包括輸入脈沖clkA和clkB、復(fù)位信號(hào)和使

31、能信號(hào)。輸出端口有輸出脈沖Q.3.2設(shè)計(jì)目標(biāo)功能的定義2.5G Hz PLL鎖定檢測(cè)電路的電路模型如下。該電路的功能是比較輸入時(shí)鐘clkA和clkB，從而檢測(cè)它們是否具有相同的時(shí)鐘周期和相同的相位。當(dāng)兩個(gè)周期相同且相位差固定時(shí)，輸出Q輸出為高，否則Q輸出為低。輸入端有兩個(gè)控制信號(hào)。電路采用異步復(fù)位，復(fù)位信號(hào)優(yōu)先級(jí)最高。當(dāng)它處于低電平時(shí)，整個(gè)電路被復(fù)位。使能信號(hào)Enable，當(dāng)它處于高電平時(shí)，整個(gè)電路開始工作。引腳描述表3-1中描述了這些引腳。表3-1鎖定檢測(cè)的引腳描述端口名端口描述時(shí)鐘信號(hào)輸入信號(hào)a綜合型語(yǔ)言知識(shí)庫(kù)輸入信號(hào)b重置復(fù)位信號(hào)使能夠使能信號(hào)Q檢測(cè)輸出輸入clkA是1位輸入時(shí)鐘，也是參

32、考時(shí)鐘。檢測(cè)的標(biāo)準(zhǔn)就是基于這個(gè)時(shí)鐘。輸入clkB也是1位輸入時(shí)鐘。通過(guò)對(duì)壓控振蕩器的輸出信號(hào)進(jìn)行分頻得到clkB時(shí)鐘，這個(gè)時(shí)鐘就是需要檢測(cè)并與參考時(shí)鐘clkA進(jìn)行比較的時(shí)鐘。復(fù)位引腳reset是復(fù)位信號(hào)的輸入端口。當(dāng)它處于低電平時(shí)，電路的所有模塊都被復(fù)位，包括一些寄存器和輸出端口。使能引腳enable是使能信號(hào)的輸入端口。當(dāng)它處于高電平時(shí)，電路開始工作。當(dāng)它處于低電平時(shí)，整個(gè)電路不能工作。輸出引腳Q是檢測(cè)和比較的輸出端口。當(dāng)電路檢測(cè)到鎖相環(huán)鎖定時(shí)，該端口輸出高電平。接口時(shí)序當(dāng)兩個(gè)輸入時(shí)鐘的周期和相位固定時(shí)，整個(gè)電路模塊的工作順序如圖3-2所示:圖3-2鎖定時(shí)鎖定檢測(cè)的工作順序當(dāng)復(fù)位信號(hào)有效時(shí)，

33、輸出信號(hào)被清除。電路正常工作時(shí)，兩路輸入時(shí)鐘周期相同，相位固定，輸出結(jié)果為高電平，意味著鎖相環(huán)被鎖定。當(dāng)兩個(gè)輸入時(shí)鐘周期不同時(shí)，相位不固定時(shí)，整個(gè)電路的工作順序如圖3-3所示:圖3-3無(wú)鎖定時(shí)鎖定檢測(cè)的工作順序電路正常工作時(shí)，檢測(cè)輸入時(shí)鐘的周期和相位，表明鎖相環(huán)沒有鎖定，輸出結(jié)果為低。3.3頂層設(shè)計(jì)方案3.3.1模塊劃分如圖3-4所示，根據(jù)要完成的功能，這個(gè)電路分為三個(gè)模塊:兩個(gè)計(jì)數(shù)器模塊counterA和counterB，一個(gè)計(jì)數(shù)器結(jié)果比較模塊norgate。圖3-4鎖檢測(cè)的模塊劃分計(jì)數(shù)器counter計(jì)數(shù)器模塊完成clkA的計(jì)數(shù)操作。計(jì)數(shù)器計(jì)數(shù)器模塊完成clkB的計(jì)數(shù)操作。比較模塊，完成兩

34、個(gè)計(jì)數(shù)運(yùn)算模塊之間的比較。3.3.2 clkA計(jì)數(shù)器模塊一項(xiàng)功能該模塊的作用是對(duì)clkA輸入信號(hào)進(jìn)行計(jì)數(shù)，輸入時(shí)鐘信號(hào)為clkA。輸出為QA 2: 0，三位寬，執(zhí)行模8計(jì)數(shù)操作。Reset是一個(gè)異步復(fù)位信號(hào)。當(dāng)它為低電平時(shí)，計(jì)數(shù)器的寄存器被清零。要使能信號(hào)，計(jì)數(shù)器只有在高電平時(shí)才能工作。因此，當(dāng)復(fù)位信號(hào)無(wú)效而使能信號(hào)有效時(shí)，計(jì)數(shù)器由輸入時(shí)鐘驅(qū)動(dòng)進(jìn)行計(jì)數(shù)。b接口描述輸入clkA是一個(gè)寬度為1位的外部時(shí)鐘輸入端口。輸入引腳reset是復(fù)位信號(hào)輸入端口，寬度為1位。輸入引腳enable是一個(gè)寬度為1位的外部使能信號(hào)輸入端口。輸出引腳QA 2: 0是計(jì)數(shù)器的輸出端口，寬度為3位。該計(jì)數(shù)器是帶異步復(fù)位的

35、模8計(jì)數(shù)器。c時(shí)序描述該模塊所需的時(shí)序如圖3-5所示:圖3-5參考時(shí)鐘計(jì)數(shù)器模塊的時(shí)序當(dāng)reset有效時(shí)，即當(dāng)其值為0時(shí)，輸出為0。從時(shí)序圖可以看出，qA為3時(shí)，復(fù)位信號(hào)有效時(shí)輸出結(jié)果變?yōu)?，因?yàn)槭钱惒綇?fù)位。只有當(dāng)使能信號(hào)有效時(shí)，計(jì)數(shù)器才開始工作。時(shí)序圖中，qA為5時(shí)，使能信號(hào)為低電平，計(jì)數(shù)器保持計(jì)數(shù)值。clkB計(jì)數(shù)器模塊一項(xiàng)功能該模塊的作用是對(duì)clkB輸入信號(hào)進(jìn)行計(jì)數(shù)，輸入時(shí)鐘信號(hào)為clkB。輸出為QB 2: 0，三位寬，執(zhí)行模8計(jì)數(shù)操作。Reset是一個(gè)異步復(fù)位信號(hào)。當(dāng)它為低電平時(shí)，計(jì)數(shù)器的寄存器被清零。要使能信號(hào)，計(jì)數(shù)器只有在高電平時(shí)才能工作。因此，當(dāng)復(fù)位信號(hào)無(wú)效而使能信號(hào)有效時(shí)，計(jì)數(shù)器

36、由輸入時(shí)鐘驅(qū)動(dòng)進(jìn)行計(jì)數(shù)。b接口描述輸入clkB是一個(gè)外部時(shí)鐘輸入端口，寬度為1位。輸入引腳reset是復(fù)位信號(hào)輸入端口，寬度為1位。輸入引腳enable是一個(gè)寬度為1位的外部使能信號(hào)輸入端口。輸出引腳QB 2: 0是計(jì)數(shù)器的輸出端口，寬度為3位。該計(jì)數(shù)器是帶異步復(fù)位的模8計(jì)數(shù)器。c時(shí)序描述當(dāng)復(fù)位信號(hào)有效時(shí)，計(jì)數(shù)器的寄存器被清零。因?yàn)槭钱惒綇?fù)位，所以復(fù)位信號(hào)的優(yōu)先級(jí)最高。當(dāng)enable有效時(shí)，計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)沒有復(fù)位信號(hào)且使能信號(hào)有效時(shí)，計(jì)數(shù)器以8為模計(jì)數(shù)。3.3.4相同或比較模塊一項(xiàng)功能該模塊的功能是比較兩個(gè)計(jì)數(shù)器的輸出結(jié)果。何時(shí)進(jìn)行比較取決于參考clkA時(shí)鐘的計(jì)數(shù)器輸出。當(dāng)參考時(shí)鐘的計(jì)數(shù)器

37、的輸出為7時(shí)，即參考時(shí)鐘已經(jīng)計(jì)數(shù)完8個(gè)脈沖。這時(shí)就要看計(jì)數(shù)器計(jì)數(shù)clkB的值是否為7。如果是，則比較結(jié)果為高電平，否則輸出為低電平。該模塊由qA驅(qū)動(dòng)。當(dāng)輸出為高電平時(shí)，表示PLL已經(jīng)鎖定。b接口描述該模塊有三個(gè)輸入和一個(gè)輸出。輸入信號(hào)qA和qB分別是計(jì)數(shù)器counterA和counterB的輸出。它是復(fù)位信號(hào)的輸入，采用異步復(fù)位。低電平時(shí)有效，輸出和部分寄存器復(fù)位。在本模塊中完成的比較并不總是比較qA和qB，而是僅在qA為7時(shí)進(jìn)行比較。c時(shí)序描述該模塊的時(shí)序圖需要滿足的要求如圖3-7所示:下圖顯示，當(dāng)輸入時(shí)鐘的頻率和相位不同時(shí)，計(jì)數(shù)器的計(jì)數(shù)結(jié)果不一樣，檢測(cè)輸出結(jié)果會(huì)是輸出低電平，說(shuō)明PLL沒有

38、達(dá)到鎖定。圖3-7解鎖時(shí)的時(shí)序圖3-8顯示當(dāng)輸入時(shí)鐘的頻率和相位相同時(shí)，計(jì)數(shù)器的計(jì)數(shù)結(jié)果相同，檢測(cè)輸出的結(jié)果為高電平，表示PLL已經(jīng)達(dá)到鎖定。3.4驗(yàn)證和測(cè)試設(shè)計(jì)驗(yàn)證:PLL檢測(cè)電路的實(shí)現(xiàn)使用兩個(gè)計(jì)數(shù)器對(duì)兩個(gè)輸入信號(hào)進(jìn)行計(jì)數(shù)，從而比較兩個(gè)計(jì)數(shù)器對(duì)兩個(gè)輸入時(shí)鐘的計(jì)數(shù)值是否同時(shí)相等。這個(gè)方法是可行的。當(dāng)任意時(shí)刻兩個(gè)計(jì)數(shù)器的值相同時(shí)，說(shuō)明兩個(gè)輸入時(shí)鐘的頻率和相位相同，鎖相環(huán)被鎖定；否則，鎖相環(huán)不是。物理驗(yàn)證:要實(shí)現(xiàn)一個(gè)三位計(jì)數(shù)器，因?yàn)橛?jì)數(shù)器的計(jì)數(shù)頻率很高，所以不能用一般的現(xiàn)成計(jì)數(shù)器，而是用晶體管搭建計(jì)數(shù)器。對(duì)于與/或比較電路也是如此。使用三個(gè)模塊來(lái)完成這項(xiàng)任務(wù)，其中兩個(gè)是計(jì)數(shù)器模塊，一個(gè)是相同或比較

39、模塊。本設(shè)計(jì)方案中設(shè)計(jì)的電路測(cè)試分為四個(gè)步驟。第一步是測(cè)試參考時(shí)鐘CLKA的計(jì)數(shù)器。主要測(cè)試當(dāng)復(fù)位信號(hào)有效時(shí)，計(jì)數(shù)器的某些寄存器是否清零。測(cè)試使能信號(hào)，當(dāng)使能信號(hào)無(wú)效時(shí)，測(cè)試計(jì)數(shù)器是否保持原來(lái)的計(jì)數(shù)值。測(cè)試計(jì)數(shù)器的時(shí)鐘頻率要求，要求計(jì)數(shù)器正常工作，輸入時(shí)鐘的頻率應(yīng)該在什么范圍。由于采用模擬計(jì)數(shù)器，在完成計(jì)數(shù)器的功能測(cè)試后，還應(yīng)測(cè)試計(jì)數(shù)器的靈敏度和抗噪聲性能。第二步是根據(jù)第一步的要求測(cè)試輸入時(shí)鐘CLKB的計(jì)數(shù)器。第三步是測(cè)試與/或比較模塊。因?yàn)槭墙M合邏輯模塊，所以主要測(cè)試輸入復(fù)位信號(hào)的作用，復(fù)位信號(hào)有效時(shí)輸出信號(hào)是否處于低電平，數(shù)據(jù)變化的頻率范圍，最高變化頻率，最后測(cè)試比較器的靈敏度和抗噪聲性能

40、。第四步是將計(jì)數(shù)器和與/或比較模塊連接成一個(gè)電路來(lái)完成這個(gè)任務(wù)，并對(duì)整個(gè)電路進(jìn)行測(cè)試。先測(cè)試復(fù)位信號(hào)，再測(cè)試使能信號(hào)的作用，整個(gè)電路允許的輸入時(shí)鐘最大頻率是否滿足課題要求的時(shí)鐘頻率。4.5 GHz鎖相環(huán)鎖定檢測(cè)電路的反向提取分析4.1鎖定檢測(cè)電路的外部引腳4.1.1鎖定檢測(cè)電路圖輸入引腳檢測(cè)到的輸入引腳如下:Clka是輸入?yún)⒖紩r(shí)鐘，其輸入時(shí)鐘的頻率可高達(dá)156.25MHz.Clkb是通過(guò)分頻器將PLL的輸出時(shí)鐘除以16倍獲得的時(shí)鐘。鎖定檢測(cè)的目的是檢測(cè)clkb是否與輸入?yún)⒖紩r(shí)鐘具有相同的頻率和相位。輸入信號(hào)rst是復(fù)位端。當(dāng)它處于高電平時(shí)，整個(gè)鎖定檢測(cè)電路的所有寄存器被復(fù)位。當(dāng)它處于低電平時(shí)，

41、檢測(cè)電路在輸入時(shí)鐘的控制下開始工作。輸出引腳鎖定的輸出引腳是參考時(shí)鐘clka的輸出，其輸出頻率與clka相同。輸出引腳Q是鎖定檢測(cè)的輸出端。當(dāng)鎖定檢測(cè)電路達(dá)到lock時(shí)，輸出端Q保持在高電平，當(dāng)鎖定檢測(cè)電路檢測(cè)到兩個(gè)時(shí)鐘沒有達(dá)到lock時(shí)，輸出端保持在低電平。4.2鎖定檢測(cè)電路的結(jié)構(gòu)觸發(fā)器檢測(cè)部分有42個(gè)觸發(fā)器，每個(gè)觸發(fā)器由30個(gè)CMOS晶體管組成。觸發(fā)器具有時(shí)鐘輸入、數(shù)據(jù)輸入、復(fù)位信號(hào)輸入和兩個(gè)輸出端口。該觸發(fā)器由時(shí)鐘的上升沿觸發(fā)。當(dāng)復(fù)位信號(hào)為低電平時(shí)，觸發(fā)器復(fù)位。觸發(fā)器的結(jié)構(gòu)異或門檢測(cè)部分有19個(gè)異或門，每個(gè)異或門有兩個(gè)輸入端口和一個(gè)輸出端口。異或門由13個(gè)晶體管組成，如圖4-3所示。逆變

42、器檢測(cè)部分的反相器由兩個(gè)CMOS晶體管組成。因?yàn)镻MOS晶體管的空穴移動(dòng)速度沒有電子移動(dòng)速度快，所以PMOS晶體管的溝道寬度比NMOS晶體管的要寬。與非門檢測(cè)部分有兩輸入與非門、三輸入與非門和四輸入與非門?；蚍情T鎖定部分有一個(gè)18輸入的或非門，用來(lái)檢測(cè)兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值是否相同，從而構(gòu)成比較電路，如圖4-4所示。圖4-4 18輸入或非門4.3鎖定檢測(cè)電路的實(shí)現(xiàn)4.3.1計(jì)數(shù)器檢測(cè)部分有兩個(gè)18位計(jì)數(shù)器，計(jì)數(shù)器由D觸發(fā)器組成。與傳統(tǒng)的同步計(jì)數(shù)器相比，本設(shè)計(jì)采用異步計(jì)數(shù)代替同步計(jì)數(shù)。計(jì)數(shù)器如圖4-5所示:圖4-5 18位計(jì)數(shù)器該計(jì)數(shù)器中的18 D觸發(fā)器使用相同的復(fù)位端。4.3.2比較模塊比較模塊的

43、電路圖如圖4-6所示:圖4-6比較電路圖比較模塊由17個(gè)異或門和一個(gè)18輸入的或非門組成。18輸入或非門的一個(gè)輸入端利用計(jì)數(shù)器的最高位通過(guò)一定的控制電路到達(dá)18輸入或非門的輸入端。這個(gè)控制位就像一個(gè)檢測(cè)開關(guān)。當(dāng)鎖定的參考時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值與反饋時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值相同，并且參考時(shí)鐘計(jì)數(shù)器的最高位已經(jīng)計(jì)數(shù)到1時(shí)，控制電路的開關(guān)接通，從而允許18輸入?；蚍情T輸出具有時(shí)鐘寬度的高電平?？刂颇K控制模塊的作用是當(dāng)參考時(shí)鐘計(jì)數(shù)器的最高位計(jì)數(shù)到1時(shí)，復(fù)位整個(gè)計(jì)數(shù)器電路，以便進(jìn)行下一次比較。之所以不用最高位反轉(zhuǎn)復(fù)位，是為了使復(fù)位與時(shí)鐘同步，保持系統(tǒng)的穩(wěn)定性。如圖4-7所示:圖4-7控制電路圖4.4反向提取鎖定

44、檢測(cè)電路圖反向電路圖如圖4-8所示。圖4-8鎖定檢測(cè)電路圖鎖定電路的左側(cè)是參考時(shí)鐘、反饋時(shí)鐘輸入和復(fù)位信號(hào)輸入。當(dāng)復(fù)位信號(hào)為高電平時(shí)，整個(gè)電路復(fù)位。右邊的端口是輸出終端。當(dāng)檢測(cè)到兩個(gè)時(shí)鐘被鎖定時(shí)，輸出端停留在高電平，當(dāng)檢測(cè)到兩個(gè)時(shí)鐘未被鎖定時(shí)，輸出端始終停留在低電平。檢測(cè)電路的功能是計(jì)數(shù)參考時(shí)鐘和輸入比較時(shí)鐘。在一定時(shí)間內(nèi)，如果兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值相同，則說(shuō)明兩個(gè)時(shí)鐘被鎖定，否則不被鎖定。5.5 GHz PLL鎖定檢測(cè)電路在SMIC0.18工藝下重新設(shè)計(jì)。5.1逆變器設(shè)計(jì)逆變器采用PMOS和NMOS晶體管設(shè)計(jì)。在高速電路中，反相器中晶體管的參數(shù)設(shè)計(jì)也很重要。為了在反相器中實(shí)現(xiàn)0和1的正確反轉(zhuǎn)，P

45、MOS晶體管中的空穴比自由電子移動(dòng)得更慢，因此PMOS晶體管的寬度大于NMOS晶體管的寬度，以實(shí)現(xiàn)對(duì)稱效果。在這個(gè)設(shè)計(jì)中，PMOS的參數(shù)是180納米長(zhǎng)，1.5微米寬，而NMOS的參數(shù)是180納米長(zhǎng)，1.2微米寬。在鎖定檢測(cè)電路的整個(gè)電路中，所有反相器都采用該參數(shù)。5.2維觸發(fā)器設(shè)計(jì)D觸發(fā)器的設(shè)計(jì)包括傳輸門、反相器和與非門的設(shè)計(jì)。傳統(tǒng)D觸發(fā)器的數(shù)據(jù)輸入端直接連接到傳輸門，反向提取電路中D觸發(fā)器的數(shù)據(jù)端連接到反相器后再連接到傳輸門，這樣就可以對(duì)時(shí)鐘的上升沿進(jìn)行計(jì)數(shù)。在鎖定檢測(cè)電路的整個(gè)電路中，所有的D觸發(fā)器都采用相同的參數(shù)。5.2.1傳輸門設(shè)計(jì)傳輸門由PMOS晶體管和NMOS晶體管實(shí)現(xiàn)。關(guān)于傳輸門

46、的參數(shù)，本設(shè)計(jì)中采用的參數(shù)是180納米長(zhǎng)1.5微米寬的PMOS和180納米長(zhǎng)1.2微米寬的NMOS。5.2.2與非門設(shè)計(jì)在本設(shè)計(jì)中，D觸發(fā)器采用異步復(fù)位。當(dāng)reset端為低電平時(shí)，整個(gè)D觸發(fā)器的輸出為0。用于設(shè)計(jì)與非門的參數(shù)是180納米長(zhǎng)1.5微米寬的PMOS和180納米長(zhǎng)1.2微米寬的NMOS。如圖5-1:左邊的信號(hào)是輸入信號(hào)口，右邊的信號(hào)是輸出信號(hào)口。圖5-1雙輸入與非門的設(shè)計(jì)5.3柜臺(tái)設(shè)計(jì)在本設(shè)計(jì)中，用同一個(gè)D觸發(fā)器設(shè)計(jì)了一個(gè)18位計(jì)數(shù)器，采用異步計(jì)數(shù)方式。采用統(tǒng)一的復(fù)位信號(hào)。設(shè)計(jì)的計(jì)數(shù)器如下，時(shí)鐘端和復(fù)位端在左邊，18位計(jì)數(shù)器的輸出端如圖5-2所示:圖5-2計(jì)數(shù)器的設(shè)計(jì)5.4 18輸入

47、或非門的設(shè)計(jì)5 . 4 . 1 18輸入或非門的特性在鎖定檢測(cè)電路中，18輸入NOR門的設(shè)計(jì)直接關(guān)系到鎖定檢測(cè)電路的穩(wěn)定性。與傳統(tǒng)的或非門相比，反向抽取電路的或非門只使用幾個(gè)上拉PMOS晶體管并聯(lián)作為一個(gè)上拉PMOS晶體管。因此，輸入信號(hào)不能任意連接到或非門的輸入端，而必須被選擇。5 . 4 . 2 18輸入或非門的設(shè)計(jì)難點(diǎn)在高速設(shè)計(jì)中，需要避免使用或非門，尤其是扇入扇出大的或非門。在本設(shè)計(jì)中，或非門的作用是為或非門計(jì)時(shí)，只有當(dāng)控制模塊的輸出為0時(shí)，或非門才開始工作。因此，控制模塊的輸出必須連接到18輸入NOR門的上拉PMOS晶體管的輸入。當(dāng)上拉PMOS的輸入為低電平時(shí)，P溝道開啟。如果鎖定檢

48、測(cè)電路被鎖定，則所有NMOS晶體管的輸入為低，并且所有NMOS晶體管不導(dǎo)通，從而輸出為高。但是如果鎖檢測(cè)沒有到達(dá)鎖，情況就不一樣了。如果P管輸入處于低電平，則P管導(dǎo)通，并且由于鎖定檢測(cè)失敗，其他NMOS晶體管也導(dǎo)通。此時(shí)輸出端是否為0取決于NMOS晶體管參數(shù)的設(shè)置。如果NOMS晶體管的參數(shù)設(shè)計(jì)得很小，其等效阻抗會(huì)相對(duì)較大，這將導(dǎo)致NOMS晶體管和PMOS晶體管之間的分壓，導(dǎo)致輸出端的輸出既不是低電平也不是高電平的1v左右的模糊狀態(tài)。5 . 4 . 3 18輸入或非門的重新設(shè)計(jì)要解決這個(gè)問(wèn)題，降低NMOS晶體管等效阻抗的唯一方法就是增加NMOS晶體管的參數(shù)。NMOS晶體管的參數(shù)設(shè)置為溝道長(zhǎng)度20

49、0nm，溝道寬度10um，而PMOS晶體管的溝道長(zhǎng)度200nm，溝道寬度6um。雖然這會(huì)增加電容，但在數(shù)字系統(tǒng)中并不是很重要。在高速設(shè)計(jì)中，需要避免使用或非門，尤其是扇入扇出大的或非門。可以在NOR門的輸出端增加一個(gè)電容，用于低通濾波。從而使18輸入或非門穩(wěn)定工作。如圖5-3所示。圖5-3或非門的設(shè)計(jì)5.5與非門設(shè)計(jì)鎖定檢測(cè)電路中有兩輸入、三輸入和四輸入與非門。因?yàn)樵诟咚匐娐分惺褂门c非門是一個(gè)很好的選擇，所以在本設(shè)計(jì)中與非門的設(shè)計(jì)沒有或非門的參數(shù)要求高，只要與非門能很好的傳輸?shù)仉娖胶透唠娖郊纯伞Ｅc非門中PMOS晶體管的參數(shù)為溝道長(zhǎng)度180n m，溝道寬度1.5um，NMOS晶體管的參數(shù)為溝道長(zhǎng)

50、度180nm，溝道寬度1.2um5.6時(shí)鐘設(shè)計(jì)因?yàn)闀r(shí)鐘的長(zhǎng)導(dǎo)線在電路中有明顯的延遲，所以應(yīng)該在時(shí)鐘線的不同點(diǎn)插入緩沖器。采用的時(shí)鐘樹網(wǎng)絡(luò)如圖5-4所示:緩沖器由兩個(gè)反相器組成。到達(dá)參考時(shí)鐘計(jì)數(shù)器和反饋時(shí)鐘計(jì)數(shù)器的時(shí)鐘經(jīng)過(guò)同一個(gè)緩沖器，從而達(dá)到對(duì)稱的效果。當(dāng)參考時(shí)鐘到達(dá)控制模塊時(shí)，它通過(guò)第一緩沖器。為了實(shí)現(xiàn)對(duì)稱，反饋時(shí)鐘也要經(jīng)過(guò)第一個(gè)緩沖器，雖然時(shí)鐘經(jīng)過(guò)緩沖器后就沒用了。圖5-4鎖定檢測(cè)時(shí)鐘樹結(jié)構(gòu)5.7鎖定檢測(cè)電路設(shè)計(jì)概要2.5G Hz鎖相環(huán)鎖定檢測(cè)電路的重新設(shè)計(jì)是在反向抽取電路的基礎(chǔ)上，通過(guò)調(diào)整SMIC0.18工藝下的晶體管參數(shù)實(shí)現(xiàn)的。在設(shè)置參數(shù)的過(guò)程中，反相器的參數(shù)被設(shè)計(jì)成使得PMOS晶體管

51、的溝道寬度必須大于NMOS晶體管的溝道寬度。只有這樣，反相器才能在0和1之間翻轉(zhuǎn)。電路設(shè)計(jì)過(guò)程中使用的反相器、D觸發(fā)器中的反相器和緩沖器中的反相器都采用相同的結(jié)構(gòu)。輸入18-NOR門的參數(shù)設(shè)計(jì)決定了整個(gè)電路能否正常工作。最后，NMOS晶體管的參數(shù)設(shè)置為溝道長(zhǎng)度200nm，溝道寬度10um，PMOS晶體管設(shè)置為溝道長(zhǎng)度200nm，溝道寬度6um。在反向提取電路中，功能仿真存在一些不足。對(duì)于用來(lái)輸出信號(hào)的D觸發(fā)器，數(shù)據(jù)端的有效信號(hào)比時(shí)鐘早一個(gè)時(shí)鐘周期。換句話說(shuō)，當(dāng)D觸發(fā)器的時(shí)鐘信號(hào)的上升沿到來(lái)時(shí)，輸入數(shù)據(jù)信息不能被采樣。最終改進(jìn)的方法如圖5-5所示:圖5-5電路的改進(jìn)2.5 GHz鎖相環(huán)鎖定檢測(cè)電

52、路HSPICE的晶體管級(jí)仿真6.1觸發(fā)模塊模擬測(cè)試D觸發(fā)器模塊的模擬測(cè)試是檢驗(yàn)觸發(fā)器在時(shí)鐘的驅(qū)動(dòng)下能否正常工作，復(fù)位信號(hào)有效時(shí)整個(gè)電路能否準(zhǔn)確復(fù)位。觸發(fā)器的測(cè)試電路圖如圖6-1所示:左輸入有兩個(gè)數(shù)據(jù)端和一個(gè)復(fù)位端，復(fù)位信號(hào)經(jīng)過(guò)反相器后接D觸發(fā)器，右輸入是觸發(fā)器的輸出端。圖6-1 D觸發(fā)測(cè)試圖HSPIC下d觸發(fā)器的仿真波形如圖6-2所示。圖6-2 D觸發(fā)器時(shí)序圖從仿真波形可以看出，D觸發(fā)器的功能是正確的。D觸發(fā)器在時(shí)鐘的上升沿觸發(fā)，并且異步復(fù)位。當(dāng)復(fù)位信號(hào)為低電平時(shí)，D觸發(fā)器復(fù)位。(在仿真圖中，復(fù)位信號(hào)經(jīng)過(guò)反相器后連接到觸發(fā)器。)6.2異或門的模擬測(cè)試異或門是一種組合邏輯，異或門的測(cè)試是測(cè)試當(dāng)輸

53、入發(fā)生變化時(shí)，輸出能否正常變化。異或測(cè)試的電路圖如圖6-3所示:圖6-3異或門的測(cè)試圖電路圖左邊是異或門的數(shù)據(jù)輸入端，右邊是異或門的輸出端。HSPICE下異或門的晶體管級(jí)仿真波形如圖6-4所示:圖6-4異或門的時(shí)序圖從波形可以看出，底部輸出是上述兩個(gè)輸入數(shù)據(jù)的異或。當(dāng)輸入數(shù)據(jù)改變時(shí)，XOR門可以正常翻轉(zhuǎn)。6.3 18輸入或非門的模擬測(cè)試在檢測(cè)電路的設(shè)計(jì)中，18輸入或非門的設(shè)計(jì)是關(guān)鍵。這個(gè)測(cè)試是為了測(cè)試或非門是否能正常工作。產(chǎn)量是否能滿足要求?；蚍情T的測(cè)試電路如圖6-5所示:圖6-5十八輸入或非門的測(cè)試圖左邊是十八輸入或非門的數(shù)據(jù)輸入端，右邊是或非門的輸出端OUT。圖6-6顯示了輸入18-NOR

54、門HSPICE下的晶體管級(jí)仿真圖:圖6-6 18輸入或非門的時(shí)序從仿真圖可以看出，18輸入或非門的輸出結(jié)果是正確的，但輸出需要低通濾波后才能連接到D觸發(fā)器的數(shù)據(jù)端。6.4與非門模擬測(cè)試在高速電路中，盡量使用與非門來(lái)實(shí)現(xiàn)邏輯功能。本次測(cè)試要完成的功能是在HSPICE下模擬測(cè)試晶體管級(jí)與非門。模擬的電路圖如圖6-7所示:圖6-7與非門的測(cè)試圖電路圖左側(cè)是數(shù)據(jù)輸入端口inputA，inputB，右側(cè)是輸出端口OUT。這個(gè)晶體管級(jí)電路用HSPICE的仿真圖如圖6-8所示:圖6-8與非門的時(shí)序圖從仿真圖可以看出，與非門工作正常，輸入端變化時(shí)輸出端可以隨時(shí)間反轉(zhuǎn)。6.5鎖定檢測(cè)電路整體模擬測(cè)試2.5 G

55、Hz PLL鎖定檢測(cè)電路的整體測(cè)試電路圖如圖6-9所示。電路圖左側(cè)從上到下依次是復(fù)位信號(hào)端、參考時(shí)鐘端clka和反饋時(shí)鐘端clkb。電路圖右側(cè)是失鎖檢測(cè)的輸出端。因?yàn)镠SPICE是一個(gè)高精度低速的仿真環(huán)境，所以如果要完整的仿真鎖定檢測(cè)電路，就需要一個(gè)高速的工作站或者服務(wù)器來(lái)進(jìn)行仿真。即便如此，模擬也需要很長(zhǎng)時(shí)間。在工作站上模擬30個(gè)小時(shí)后，第9個(gè)計(jì)數(shù)器可以翻轉(zhuǎn)。仿真時(shí)間為13u秒，仿真結(jié)果正確。圖6-9鎖定檢測(cè)電路的測(cè)試圖從反向提取電路可以看出，18位計(jì)數(shù)器用于實(shí)現(xiàn)檢測(cè)精度。為了完成鎖定檢測(cè)電路的功能測(cè)試，可以將計(jì)數(shù)器改為9位計(jì)數(shù)器。模擬的電路圖如圖6-10所示:圖6-10 9位計(jì)數(shù)器檢測(cè)電路

56、圖從上到下，參考時(shí)鐘輸入端clka、反饋時(shí)鐘輸入端clkb和復(fù)位信號(hào)端在電路圖的左側(cè)，鎖定檢測(cè)輸出端out在電路圖的右側(cè)。當(dāng)反饋時(shí)鐘和參考時(shí)鐘可以鎖定時(shí)，鎖定檢測(cè)電路的輸出波形如圖6-11所示:圖6-11檢測(cè)電路鎖定時(shí)的時(shí)序圖6-12鎖定期間的時(shí)序圖仿真3小時(shí)后得到波形，輸入?yún)⒖紩r(shí)鐘和反饋時(shí)鐘的周期為4ns。從波形可以看出，當(dāng)計(jì)數(shù)器的q9為高電平時(shí)，如果能實(shí)現(xiàn)鎖定，就會(huì)在q37n的上升沿觸發(fā)，這樣輸出就會(huì)保持高電平。圖6-14顯示了參考時(shí)鐘周期為4ns、反饋時(shí)鐘周期為3 ns時(shí)的仿真波形:圖6-13解鎖時(shí)序圖圖6-14鎖定期間的時(shí)序圖從以上仿真結(jié)果可以看出，鎖定檢測(cè)電路的設(shè)計(jì)是正確的。由于使用

57、18位計(jì)數(shù)器進(jìn)行仿真，需要良好的仿真環(huán)境和較長(zhǎng)的仿真時(shí)間，因此完成功能測(cè)試并不現(xiàn)實(shí)。因此，9位計(jì)數(shù)器用于測(cè)試檢測(cè)電路的功能。經(jīng)過(guò)3個(gè)小時(shí)的仿真，結(jié)果完全符合檢測(cè)電路的功能。為了以更高的精度測(cè)試鎖定檢測(cè)電路，在ss和ff模型下再次進(jìn)行仿真，結(jié)果也滿足要求。2.5 GHz鎖相環(huán)鎖定檢測(cè)電路的VerilogHDL語(yǔ)言描述7.1基本模塊描述7.1.1 D觸發(fā)器描述d觸發(fā)器有時(shí)鐘輸入、數(shù)據(jù)輸入、復(fù)位信號(hào)輸入和兩個(gè)輸出。d觸發(fā)器是邊沿觸發(fā)的存儲(chǔ)單元，只有時(shí)鐘信號(hào)的邊沿到來(lái)時(shí)，存儲(chǔ)單元的值才會(huì)發(fā)生變化。本設(shè)計(jì)中的D觸發(fā)器由上升沿觸發(fā)，異步復(fù)位。d觸發(fā)器的VerilogHDL語(yǔ)言描述見附錄。計(jì)數(shù)器的描述該計(jì)數(shù)

58、器是一個(gè)18位計(jì)數(shù)器，在低電平復(fù)位。在鎖定檢測(cè)電路中，18位計(jì)數(shù)器是由18 D觸發(fā)器級(jí)聯(lián)而成的異步計(jì)數(shù)器。用硬件描述語(yǔ)言描述時(shí)，通過(guò)行為級(jí)描述來(lái)實(shí)現(xiàn)。沒有辦法先描述D觸發(fā)器再調(diào)用它。計(jì)數(shù)器的VerilogHDL語(yǔ)言描述見附錄。7 . 1 . 3 18輸入或非門描述檢測(cè)電路中18輸入或非門的功能是比較功能，是組合邏輯。對(duì)于組合邏輯，assign可以用來(lái)描述18輸入NOR門，always可以用來(lái)描述它，gate原語(yǔ)也可以用來(lái)描述它。在本文中，總是用。VerilogHDL語(yǔ)言描述見附錄。7.1.4雙輸入與非門描述對(duì)于兩輸入與非門，也是組合邏輯，可以用assign、always或gate原語(yǔ)描述，本文

59、用的是always。VerilogHDL語(yǔ)言描述見附錄。7.1.5三輸入與非門描述三輸入與非門也是組合邏輯，可以用assign、always或gate原語(yǔ)來(lái)描述，本文用的是always。VerilogHDL語(yǔ)言描述見附錄。7.1.6四輸入與非門描述四輸入與非門是組合邏輯，可以用賦值、總是或門原語(yǔ)來(lái)描述，本文使用的是總是。VerilogHDL語(yǔ)言描述見附錄。7.2鎖定檢測(cè)電路的總體描述整體電路的描述檢測(cè)電路的整體描述是調(diào)用前面的模塊來(lái)實(shí)現(xiàn)的。在打電話的過(guò)程中，重點(diǎn)是要分清每個(gè)信號(hào)的意思。注意哪些模塊使用外部復(fù)位信號(hào)，哪些模塊使用部分復(fù)位信號(hào)。鎖定電路整體電路的VerilogHDL語(yǔ)言描述見附錄。

60、7 . 2 . 2 verilog HDL下鎖定檢測(cè)電路的仿真時(shí)序以下是鎖定檢測(cè)電路的模擬時(shí)序。當(dāng)參考時(shí)鐘和反饋時(shí)鐘能達(dá)到鎖定時(shí)，在計(jì)數(shù)器的高位達(dá)到1后，在q37n的上升沿觸發(fā)輸出的定時(shí)，輸出nor18的值。當(dāng)?shù)竭_(dá)鎖定時(shí)，如圖7-1所示:圖7-1鎖定檢測(cè)到達(dá)鎖定的時(shí)序圖當(dāng)參考時(shí)鐘和反饋時(shí)鐘不能鎖定時(shí)，輸出端的波形在整個(gè)檢測(cè)過(guò)程中保持低電平，如圖7-2所示:圖7-2當(dāng)鎖檢測(cè)無(wú)法到達(dá)鎖時(shí)8結(jié)論2.5G Hz鎖相環(huán)鎖定檢測(cè)電路的分析與實(shí)現(xiàn)是在SMIC0.18um工藝下，基于1553個(gè)晶體管組成的鎖定檢測(cè)電路的反向提取而進(jìn)行的重新設(shè)計(jì)。在重新設(shè)計(jì)過(guò)程中，除了晶體管參數(shù)的調(diào)整，電路的邏輯功能也有一定程度