采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)

1、采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用SSI進(jìn)行邏輯設(shè)計(jì)時(shí)，邏輯設(shè)計(jì)和元件選擇是相互獨(dú)立的，設(shè)計(jì)追求的目標(biāo)是最小化，即盡量減少門(mén)和觸發(fā)器的數(shù)量。采用MSI或LSI進(jìn)行邏輯設(shè)計(jì)時(shí)，最小化也不再是追求的目標(biāo)，因?yàn)橐粋€(gè)器件內(nèi)門(mén)和觸發(fā)器的數(shù)量是確定的。這種設(shè)計(jì)方法的關(guān)鍵是以MSI和LSI器件的功能為基礎(chǔ)，從設(shè)計(jì)要求的邏輯功能描述出發(fā)，合理地選用器件，充分利用器件本身所具有的功能，減少SSI器件和連線的數(shù)量。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)6.1 二進(jìn)制并行加法器二進(jìn)制并行加法器除能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算，二進(jìn)制乘法運(yùn)算，十進(jìn)制加法運(yùn)算等功能。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)

2、計(jì) 全加器的邏輯圖Ci-1SiAiBi&Ci=1&1=1PiGi采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 超前進(jìn)位加法器提高工作速度的途徑：設(shè)法減小進(jìn)位信號(hào)的傳遞時(shí)間進(jìn)位傳遞公式采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)四位二進(jìn)制超前進(jìn)位加法電路P0G0C0S3S2S1S0A0 B0A1 B1A2 B2A3 B3全加器全加器全加器全加器C-1超前進(jìn)位形成邏輯P1G1C1P2G2C2P3G3C-1C3采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)74LS283 邏輯圖&11&1&1&C3C-1C0C1C2A3B3=111&1&=1=1=1A1B1&1&A2B2&1&A0B0&1&S3S2S2S0PiGi=AiBiPiGi=Gi

3、采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將8421BCD碼轉(zhuǎn)換成余3碼的代轉(zhuǎn)換電路。余3碼比8421碼多3A4A3A2A1B4B3B2B1F4 F3 F2 F1余3碼FC4C08421BCD碼0011“ 0”解：采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)四位二進(jìn)制并行加法/減法器。解： 利用補(bǔ)碼，將減法變?yōu)榧臃ú捎弥写笠?guī)模集成電路邏輯相關(guān)設(shè)計(jì)F4 F3 F2 F1FC4C0A4 A3 A2 A1B4 B3 B2 B1S4 S3 S2 S11111被加數(shù)(被減數(shù))加數(shù)(減數(shù))a4 a3 a2 a1b4 b3 b2 b1功能選擇M和(差)采用中

4、大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用四位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余3碼表示的一位十進(jìn)制數(shù)加法器。解： 余3碼相加時(shí)無(wú)進(jìn)位，結(jié)果要減3；有進(jìn)位，結(jié)果要加3。減3(0011)可以變?yōu)榧?3(1101)。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)余3碼FC4C0“ 1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)余3碼加數(shù)余3碼1進(jìn)位輸入III采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用四位二進(jìn)制并行加法器設(shè)計(jì)一位8421BCD碼十進(jìn)制數(shù)加法器。解： 8421BCD碼相加時(shí)有進(jìn)位或出現(xiàn)冗余碼時(shí)，結(jié)果要加6調(diào)整。采用中大規(guī)模集成電路

5、邏輯相關(guān)設(shè)計(jì)A4A3A2A1B4B3B2B1F4 F3 F2 F1和數(shù)8421BCD碼FC4C0“1”A4A3A2A1B4B3B2B1F4 F3 F2 F1FC4C0被加數(shù)8421BCD碼加數(shù)8421BCD碼進(jìn)位輸入III&采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)函數(shù)表達(dá)式 數(shù)值比較電路采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)函數(shù)表達(dá)式 一位比較器(A=B)AB&(AB)(AB)&1采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o74LS85邏輯圖采用

6、中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 24位串行比較器B0 B1 B2 B3A0 A1 A2 A3(AB)I(A=B)I(AB)o0 1 0A0 A1 A2 A3B0 B1 B2 B3(AB)I(A=B)I(AB)oB0 B1 B2 B3B4 B5 B6 B7A4 A5 A6 A7A0 A1 A2 A3(AB)I(A=B)I(AB)oB0 B1 B2 B3B20B21B22B23A0 A1 A2 A3A20A21A22A23IIIVI輸出輸入采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 24位并行比較器010A0 A1 A2 A3B0 B1 B2 B3A40B4(AB)I(A=B)I(AB)oB0 B1 B2 B

7、3A0 A1 A2 A3輸出輸入VII(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3II(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3III(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3IV(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3V(AB)I(A=B)I(AB)oB0 B1 B2 B3A0 A1 A2 A3B5 B6 B7 B8A5 A6 A7 A8A90B9B10B11B12B13A10A11A12A13A140 B14B15B16B17B18A15A16A17A18

8、A190 B19B20B21B22B23A20A21A22A23采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)6.3 譯碼器譯碼器的功能是對(duì)具有特定含義的輸入代碼進(jìn)行“ 翻譯”或“ 辨認(rèn)”，將其轉(zhuǎn)換成相應(yīng)的輸出信號(hào)。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)1. 二進(jìn)制譯碼器：將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù)，且每個(gè)輸出函數(shù)對(duì)應(yīng)于n個(gè)輸入變量的一個(gè)最小項(xiàng)。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)注：本表中的“ ”代表0或1輸入S1 S2S3 A2 A1 A0輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y711111111000000000100001111 00110011 01010101 0111111111 101

9、1111111 1101111111 1110111111 1111011111 1111101111 1111110111 1111111011 采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)用與非門(mén)組成的3線8線譯碼器G0G7G6G5G4G3G2G1GSSA0A1A2S1邏輯函數(shù)表達(dá)式采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)74LS138的引腳圖如下:A0A1A2S3S2S1Y7Y6Y5Y4Y3Y2Y1Y0VCC18916地74LS138采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)用兩片74LS138組成的4線16線譯碼器74LS138(1)A0A1A2S10123456774LS138(2)A0A1A2S10123456

10、7D0D1D2D31采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)2. 二十進(jìn)制譯碼器：將4位BCD碼的10組代碼翻譯成10個(gè)十進(jìn)制數(shù)碼。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)輸入A3 A2 A1 A000000000110000111100001100110 0 0001010101 0111111111 1011111111 1101111111 111011111 1 111101111 1 111110111 1 1111110111 1111111011 111111110 1 1111111110 1111110011111100110101011111111111111111111111111111

11、11111111111111111111111111111111輸出Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)二十進(jìn)制譯碼器電路A3A2A0A1采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用一片74LS138三輸入八輸出譯碼器和適當(dāng)?shù)呐c非門(mén)實(shí)現(xiàn)全減器的功能。輸入AiBiGi-1輸出 DiGi0000010100111001011101110011110110000011采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7AiBiGi-1S1 S2 S3&DiGi“1

12、”采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例： 用譯碼器和與門(mén)實(shí)現(xiàn)邏輯函數(shù)F(A, B, C, D)=m(2, 4, 6, 8, 10, 12, 14)解：F(A, B, C, D)=采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1&Y0Y1Y2Y3Y4Y5Y6Y7A2 A1 A0S3 S2 S1BCDA1F采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)6.4 多路選擇器完成對(duì)多路數(shù)據(jù)的選擇，在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送。 D0 D1 D2 D3A1 A0 Y4選1數(shù)據(jù)選擇器 D0 D1 D2 D3 A1 A0S Y采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用中大規(guī)模

13、集成電路邏輯相關(guān)設(shè)計(jì)74153型雙四選一多路選擇器1Q2Q1&1&1111111S1D01D11D21D3A1A02S2D02D12D22D3（a）邏輯圖（b）等效電路（C）方框圖1Q1D01D11D21D32Q2D02D12D22D31QA0A11D01D32Q1S2D02D32S采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)雙十六選一多路選擇器1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32S1QA1A01D01D32Q1S2D02D32Sa輸出b輸出A0A1A2

14、A30a1a2a3a4a5a6a7a8a9a10a11a12a13a14a15a0b1b2b3b4b5b6b7b8b9b10b11b12b13b14b15ba輸入b輸入采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例1： 用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)功能。F(A, B, C)=m(2, 3, 5, 6)解：方案I：采用八路數(shù)據(jù)選擇器F(A, B, C)=A B C +A B C +A B C +A B C WA2A1A0 D0+ A2A1A0 D1 + A2A1A0 D2 + A2A1A0 D3 + A2A1A0 D4+ A2A1A0 D5 + A2A1A0 D6+ A2A1

15、A0 D7采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)比較上述兩個(gè)表達(dá)式可知：要使WF，只需令A(yù)2A，A1B，A0C，且D0D1D4 D70 而D2D3D5D61即可。所以，根據(jù)分析可作出用八路選擇器實(shí)現(xiàn)給定函數(shù)的邏輯電路圖。D0D1D2D3D4D5D6D7A2A1A0ABCWF8選1MUX001 1 0 1 1 0采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)方案II：采用四路數(shù)據(jù)選擇器四路選擇器具有兩個(gè)選擇控制變量，當(dāng)用來(lái)實(shí)現(xiàn)三變量函數(shù)功能時(shí)，應(yīng)該首先從函數(shù)的三個(gè)變量中任選兩個(gè)作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制A1、A0相連，則可將函數(shù)F的表達(dá)式表示成如下形式：采用中大規(guī)模集成電路

16、邏輯相關(guān)設(shè)計(jì)F(A, B, C)=A B C +A B C +A B C +A B C=A B 0 +A B (C + C) +A B C +A B C=A B 0 +A B 1 +A B C +A B C采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)顯然，要使四路選擇器的輸出W與函數(shù)F相等，只需D00, D11, D2 C, D3C 。由此，可作出用四路選擇器實(shí)現(xiàn)給定函數(shù)功能的邏輯電路圖如圖所示。A1A0ABWF4選1MUXD0D1D2D301CC采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)本例的兩種方案表明：用具有n個(gè)選擇控制變量的選擇器實(shí)現(xiàn)n個(gè)變量的函數(shù)或n+1個(gè)變量的函數(shù)時(shí)，不需要任何輔助電路，可由選擇器直接實(shí)

17、現(xiàn)。當(dāng)函數(shù)的變量比選擇器的選擇控制變量數(shù)多于兩個(gè)以上時(shí)，一般需要適當(dāng)?shù)倪壿嬮T(mén)輔助實(shí)現(xiàn)。同時(shí)，在確定各數(shù)據(jù)輸入時(shí)，通常借助卡諾圖。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例2: 下面是一個(gè)具有五個(gè)輸入變量的邏輯函數(shù)的真值表，用三個(gè)雙四選一多路選擇器實(shí)現(xiàn)。采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)五變量函數(shù)1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S1QA0A11D01D32Q1S2D02D32S000001111EEDC BALE00 1 0 1采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì). F1(A,B,C,D)=m(0,1,5,7,10,13,15) F2(A,B,C,

18、D)=m(8,10,12,13,15)作F1 F2的卡諾圖(以A= A1 B= A0)邏輯函數(shù).例3 : 試用一片雙四路數(shù)據(jù)選擇器實(shí)現(xiàn)下列采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì). F1ABCD00000101111110100110101000001101F1= ABC +ABD + ABCD + ABD采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).F2ABCD00000101111110101110100001000000F2= ABD + ABC+ABD = ABD + ABCD采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).比較雙4路數(shù)據(jù)選擇器的功能表和輸出表達(dá)式: A1 A0 1W 2W 0 0 1D0 2D0 0

19、1 1D1 2D1 1 0 1D2 2D2 1 1 1D3 2D3 可得: 1D0=C 1D1=D 1D2=CD 1D3=D 2D0=0 2D1=0 2D2=D 2D3=CD采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).1W2WA1A01D02D01D12D11D21D32D22D374LS153F1F2ABCCDDDDCD&采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)6.5 計(jì)數(shù)器 計(jì)數(shù)器可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器。如果按進(jìn)位制分類，則可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器等；按功能來(lái)分類，又可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和加/減可逆計(jì)數(shù)器等。 典型的中規(guī)模集成電路計(jì)數(shù)器（如74LS193）是四位二進(jìn)制可逆計(jì)數(shù)器。采用中

20、大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例 : 74LS193四位二進(jìn)制同步可異計(jì)數(shù)器.1891674LS193ABVCCQBQAQCQDCPDCPUQCBQCCCrLDCD采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).Cr : 清0LD : 預(yù)置數(shù)控制QCC :進(jìn)位輸出QCB :借位輸出D、C、B、A :預(yù)置數(shù)輸入CPU : 加計(jì)數(shù)脈沖輸入CPD : 減計(jì)數(shù)脈沖輸入采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加計(jì)數(shù) 0 1 d d d d

21、 1 減計(jì)數(shù) 功能表 :采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)74LS193型四位二進(jìn)制可逆計(jì)數(shù)器邏輯圖QATRS1TRS1TRS1TRSQBQCQD&1&1&1&11111CPUCPDCrLDABCD&11QCBQCC采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例1 : 用74LS193利用反饋歸零法構(gòu)成十進(jìn)制加法計(jì)數(shù)器CrCPUCPDD C B A LDQD QC QB QAQCCQCB74LS193CP&11采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì) 0000 0001 0010 0011 0100 1010 1001 1000 0111 0110 0101采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例2 : 用74LS193

22、利用預(yù)置數(shù)法構(gòu)成模12減法計(jì)數(shù)器CrCPUCPDD C B A LDQD QC QB QAQCCQCB74LS19311CP1&1110初態(tài)設(shè)置采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).LD111111101101110010111010100110000111011001010100 0011采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例3 : 利用兩片74LS193構(gòu)成模147加法計(jì)數(shù)器.CrCPUCPDD C B A LDQD QC QB QAQCCCP&CrCPUCPDD C B A LDQD QC QB QAQCC1Q7Q6Q5Q4Q3Q2Q1Q0當(dāng)Q7 Q6 Q5 Q4Q3 Q2 Q1 Q0=1001

23、0011時(shí)清0.實(shí)現(xiàn)147加法計(jì)數(shù).采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例4 : 利用兩片74LS193構(gòu)成模147減法計(jì)數(shù)器.CrCPDD C B A LDQD QC QB QAQCBCrCPDD C B A LDQD QC QB QAQCB11110000CPQ5Q4Q6Q7Q0Q1Q2Q3置數(shù)脈沖采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)6.6 寄存器 寄存器是數(shù)字系統(tǒng)中用于存放數(shù)據(jù)或運(yùn)算結(jié)果的地方。具有接收數(shù)據(jù)、存放數(shù)據(jù)或傳送數(shù)據(jù)的功能。還應(yīng)有左、右移位，串、并行輸入，串、并行輸出以及預(yù)置、清零等功能。 典型的中規(guī)模集成電路寄存器（如74LS194）是四位雙向移位寄存器。采用中大規(guī)模集成電路邏輯相關(guān)

24、設(shè)計(jì)74LS194MADRD0D3DLD1D2Q1Q2Q0Q3MBCPCr采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)Q0、Q1、Q2、Q3: 寄存器狀態(tài)MA MB :工作方式選擇CP :工作脈沖D0、D1、D2、D3:并行數(shù)據(jù)輸入DR:右移串行數(shù)據(jù)輸入DL:左移串行數(shù)據(jù)輸入Cr : 清0采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)功能表 :Cr CP MB MA DR D0 D1 D2 D3 DL Q0 Q1 Q2 Q30 d d d d d d d d d1 0 d d d d d d d d1 1 1 d d0 d1 d2 d3 d1 0 1 1 d d d d d1 0 1 0 d d d d d1 1 0

25、d d d d d 11 1 0 d d d d d 01 d 0 0 d d d d d d0 0 0 0保 持d0 d1 d2 d31 Q0 Q1 Q20 Q0 Q1 Q2Q1 Q2 Q3 1 Q1 Q2 Q3 0 保 持采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)例 : 用74LS194構(gòu)成模4計(jì)數(shù)器。1100011000111001CrMAMBDR D0 D1 D2 D3 DLQ0 Q1 Q2 Q374LS193CP111/01采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)(1) 掩模型ROM 由廠家根據(jù)用戶要求對(duì)芯片寫(xiě)入信息,通過(guò)掩模工藝在規(guī)定的位置制作晶體管(此位為“ 1 ”),不作晶體管(此位為“ 0 ”

26、).用戶不能改動(dòng).(2) 可編程ROM(PROM) 存儲(chǔ)的內(nèi)容可由用戶寫(xiě)入,寫(xiě)“ 0 ”時(shí),燒斷晶體管基極的熔絲,寫(xiě)“ 1 ”時(shí)保留熔絲.但編程后不能再改變.(3) 可多次編程ROM(EPROM) EPROM在用戶編程后還允許用紫外光擦除數(shù)據(jù)重新編程.EPROM一旦編程后,在使用時(shí)只能讀出信息而不能寫(xiě)入信息.ROM的分類：6.7 只讀存儲(chǔ)器采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)A0F0An-1Fm-1w0W2n-1地址譯碼器存儲(chǔ)體字線位線2nm(位)ROM的結(jié)構(gòu)：采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)A1A0VCC地址譯碼器W0W1W2W3F0F1F2F3V0V1V2V3采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).

27、若A1 A0=01,則W1為“ 1 ”使三極管V0、 V2 、V3導(dǎo)通而V1截止.使F0、F2、F3為“ 1 ” ,F1輸出為“ 0 ”.從邏輯電路的角度出發(fā),字線和位線之間構(gòu)成邏輯“ 或 ”的關(guān)系.故:上圖是44 ROM電原理圖.F0=W0+W1F1=W0F2=W0+W1 +W2 +W3F3=W1 +W2 +W3采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).根據(jù)地址譯碼器的功能可以寫(xiě)出字線的表達(dá)式為: W0= A1A0 W1= A1A0 W2= A1A0 W3= A1A0代入F0 F3 得: F0= A1A0 + A1A0 F1= A1A0 F2= A1A0 + A1A0 + A1A0 + A1A0 F

28、3= A1A0 + A1A0 + A1A0采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).A1A1A0A0W0W1W2W3F0F1F2F31111&采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì).將邏輯圖畫(huà)成陣列圖:A1A1A0A0W0W1W2W3F0F1F2F3與陣陣或列列采用中大規(guī)模集成電路邏輯相關(guān)設(shè)計(jì)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B3 B2 B1 B0 G3 G2 G1 G00000000011111111011001100110011000111100001111000000111111110000例：