74LS190內(nèi)部功能電路設(shè)計報告

1、 成 績 評 定 表XXX班級學(xué)號74LS190 內(nèi)部功能課程設(shè)計題目電路設(shè)計20 年 月 日 課程設(shè)計任務(wù)書信息科學(xué)與工程學(xué)院 專 業(yè)電子科學(xué)與技術(shù)XXX（1）74LS190 內(nèi)部功能電路設(shè)計；（2）使用 SMIC 工藝庫 smic18mm_1P6M 完成設(shè)計；（3）完成全部流程：設(shè)計規(guī)范文檔、模塊設(shè)計、代碼輸入、功能仿真、約束與綜合、布局布線、時序仿真、物理驗證等。第1-2 天：講解題目，準備參考資料，檢查、調(diào)試實驗軟硬件，進入設(shè)計環(huán)境，開始設(shè)計方案和驗證方案的準備；第11-12 天：布局布線，完成版圖（驗收版圖結(jié)果）；第13-14 天：物理驗證、后仿真，修改設(shè)計（驗收物理驗證結(jié)果和時序仿

2、真結(jié)果）；第15 天：整理設(shè)計資料，驗收合格后進行答辯。學(xué)院教學(xué)副院長：201 年 月 日201 年 月 日 201 年 月 日 EDA 技術(shù)課程設(shè)計報告摘 要74LS190 電路是十進制同步可逆計數(shù)器，它是單時鐘控制的，能夠完成置數(shù)、加減計數(shù)、保持功能，還有進位或借位、級聯(lián)等功能。本文詳細介紹了依據(jù)功能要求 74ls190內(nèi)部電路方案設(shè)計的過程。并在此基礎(chǔ)上將整體電路分為加法模塊、減法模塊、RC 信號產(chǎn)生模塊、進位借位等主要功能模塊。實現(xiàn)中采用 Verilog HDL描述、ModelSim 進行功能仿真、通過 Design Compiler 進行邏輯綜合，然后在 Cadence 公司的 en

3、counter13.1上完成布局布線并輸出網(wǎng)表，最后再用 Modelsim 進行后仿真，驗證設(shè)計的功能與時序的正確性。關(guān)鍵詞 Verilog HDL；FPGA；仿真；綜合；74LS190 可逆計數(shù)器 ；PRIII 目錄引 言.11 總體電路結(jié)構(gòu)設(shè)計.21.1 電路功能與性能.21.2 主要調(diào)度算法.21.3 電路接口 .31.4 電路功能框圖.31.5 74ls190 電路原理框圖.42 模塊設(shè)計.52.1 加、減法計數(shù)器模塊設(shè)計.53 設(shè)計仿真.63.1 仿真的功能列表.63.2 仿真平臺構(gòu)建和仿真結(jié)果.63.2.1 仿真平臺與激勵.63.2.2 電路功能仿真結(jié)果.74 約束及綜合實現(xiàn).84

4、.1 約束策略 .84.2 腳本 .84.3 綜合文件 .104.4 綜合過程 .115 布局布線.135.1 文件準備 .135.2 布局布線過程.135.3 物理驗證 .156 后仿真.18總結(jié).19參考文獻.20附錄A 電路源代碼.21附錄B 頂層設(shè)計源代碼.22附錄C 設(shè)計約束代碼.24附錄D IO 文件代碼.26 EDA 技術(shù)課程設(shè)計報告引 言隨著可編程器件 FPGA/CPLD 成本的逐漸降低，以及開發(fā)測試技術(shù)的日益普及，F(xiàn)PGA/CPLD 以其較好的集成度和穩(wěn)定性、可編程實現(xiàn)與升級的特點，在電子設(shè)計領(lǐng)域得到了越來越多的應(yīng)用。本設(shè)計要實現(xiàn)一個 74ls190 內(nèi)部電路功能設(shè)計，要求完

5、成加減可逆計數(shù)、保持、置數(shù)等功能的電路設(shè)計。本設(shè)計采用 FPGA/CPLD 的方案，使用 Altera 的 Cyclone 芯片，開發(fā)過程中采用 Altera 的集成工具 Quartus II 11.0 實現(xiàn)設(shè)計。基本流程是這樣的：首先根據(jù)設(shè)計任務(wù)要求進行方案的設(shè)計，包括引腳確定、時序關(guān)系、功能框圖與模塊劃分等；然后依據(jù)模塊設(shè)計進行模塊 HDL 代碼的輸入與功能仿真，功能仿真采用 HDL 仿真工具 Modelsim SE 10.1a；完成功能仿真后再 Quartus II 11.0 平臺下進行電路的約束與綜合；綜合結(jié)果無誤后進行布局與布線，生成配置文件；在下載前進行時序分析；最后下載、測試，從

6、而完成設(shè)計。本設(shè)計主要采用的是 LED 燈的顯示來記加減可逆計數(shù)、保持、置數(shù)等功能的。1 1 總體電路結(jié)構(gòu)設(shè)計1.1 電路功能與性能74ls190 就是用同一個時鐘信號通過一定的電路結(jié)構(gòu)完成計數(shù)功能。在異步并行置數(shù)的作用下實現(xiàn)異步置數(shù)功能，在使能端和加減控制端的共同作用下實現(xiàn)加法計數(shù)、減法計數(shù)功能。根據(jù)題目要求，輸入頻率是 1HZ 時，通過控制端實現(xiàn)加減可逆計數(shù)、保持、置數(shù)等功能。1.2 主要調(diào)度算法74ls190 內(nèi)部電路設(shè)計，該表反映的是集成可逆計數(shù)器 74ls190 具有：同步可逆計數(shù)功能，異步并行置數(shù)功能，保持功能。74ls190 沒有專用的清零輸入端，但可以借助LD 異步并行置數(shù)端置

7、數(shù) 0000 間接實現(xiàn)清零功能。狀態(tài)如表 1.1 所示。表 1.1 狀態(tài)表輸入注0111X001X01XXd3 d2 d1 d0X X X XX X X XX X X XCB=(Q3)*(Q2)*(Q1)*(Q0)X保持 EDA 技術(shù)課程設(shè)計報告1.3 電路接口74ls190 內(nèi)部電路具體接口如下表 1.2 所示。表 1.2 接口信號表描述In置數(shù)端口輸入保持端口輸入加減法選擇控制端口輸入時鐘控制端口輸入輸入信號CtuInInCpdIn上升沿有效InqOutOut輸出信號Co進位和借位1.4 電路功能框圖依照功能，將電路分為 5 個功能模塊：加法、減法計數(shù)器模塊，保持模塊，置數(shù)模塊，運算結(jié)果存

8、儲模塊。加法計數(shù)器主要完成加法計數(shù)，減法計數(shù)器主要完后減法計數(shù)，保持模塊保持輸出原信號，置數(shù)模塊輸出輸入值，存儲模塊儲存上次運算產(chǎn)生的結(jié)果并送到下一次運算。電路的功能框如圖 1.1 所示。存儲運算結(jié)果加 法計 數(shù)圖 1.1 可逆計數(shù)器電路功能框圖3 74ls190 電路原理 RTL 級圖如圖 1.2 所示。圖 1.2 74ls190 電路 RTL 級原理圖 設(shè)計共有 5 個功能模塊，分別是加法、減法計數(shù)器模塊，保持模塊，置數(shù)模塊，運算結(jié)果存儲模塊。這里對模塊的詳細功能和時序關(guān)系進行細致說明。加、減法計數(shù)器主要完成對輸入信號進行上升沿有效判斷，進而完成計數(shù)器的計數(shù)功能。加、減法計數(shù)器模塊的接口信

9、號為 CP，具體說明如下表 2.1 所示：表 2.1 信號處理模塊接口信號表名稱IO 屬性描述備注LdCtuIn置數(shù)端口輸入保持端口輸入加減法選擇控制端口輸入時鐘控制端口輸入輸入信號Cpdq輸出信號Co圖 2.3 加、減計數(shù)器模塊的流程圖5 3 設(shè)計仿真功能驗證分為兩部分，一部分是電路功能與時序的軟件仿真，采用 Moldsim SE 10.1a完成；另一部分是將配置文件下載后在開發(fā)板上對設(shè)計進行測試，通過開關(guān)、按鍵、LED等方式進行。3.1 仿真的功能列表功能仿真與測試要針對每一條設(shè)計需要實現(xiàn)的功能進行。設(shè)計中要求實現(xiàn)的、需要仿真與測試功能列表如下：1) 異步置數(shù)功能當異步置數(shù)信號低有效時，電

10、路應(yīng)處于異步置數(shù)狀態(tài)：運行控制信號處于無效、任何輸入沒有響應(yīng)、計數(shù)器顯示置數(shù)數(shù)值；當異步置數(shù)信號變?yōu)楦唠娖綍r，電路正常工作。2) 時鐘信號當有時鐘時電路正常工作；沒有時鐘信號時，除異步置數(shù)信號外所有的輸入沒有響應(yīng)，所有的輸出沒有變化。3) 使能端口控制信號當使能端控制信號為高電平正常的計數(shù)功能，當使能信號處于低電平時處于保持狀態(tài)。4) 加、減法控制信號當加、減法控制信號處于低電平時做加法運算，當加減法控制信號處于高電平時做減法運算。5) LED 顯示LED 亮是高電平、滅是低電平。3.2 仿真平臺構(gòu)建和仿真結(jié)果3.2.1 仿真平臺與激勵仿真激勵的構(gòu)造只要針對需要驗證的功能即可，這里構(gòu)造一個測試

11、平臺，相應(yīng)文件為 mydesign_tb.v,其中將源代碼 design.v 中的激勵信號引入，并采用查看波形的方式確認輸出。 電路功能仿真結(jié)果如圖 3.1（a）、3.1（b）、3.1（c）所示：圖 3.1（a） 電路功能仿真圖圖 3.1（b） 電路功能仿真圖圖 3.1（c） 電路功能仿真圖如圖所示：上升沿有效，輸入時鐘為1Hz 脈沖。圖 3.1（a）主要是異步置數(shù)、使能控制、加減控制、并行置數(shù)的波形圖。圖3.1（b）主要是實現(xiàn)在加減控制的作用下進行加法計數(shù)的波形圖。圖 3.1（c）主要是實現(xiàn)在加減控制的作用下進行減法計數(shù)的波形圖。7 4 約束及邏輯綜合4.1 約束策略對于一個由時鐘控制的數(shù)字

12、邏輯電路來說，時序是最為重要的。Top_iopad.v 是本設(shè)計所要約束的文件。本設(shè)計定的時鐘 CLK 的頻率為 25MHz，即周期為 40ns。輸入為 LD，CT，UD，D3:0，輸出為 Q3:0和 CO，他們都是由 CLK 信號同步控制，所以這些信號延時約占時鐘信號的 60%，即輸入輸出延時設(shè)置 24ns。本設(shè)計所有輸入輸出信號都是 clk 信號同步控制，故并不存在純組合邏輯電路。4.2 腳本首先是讀入源代碼，也就是 HDL 文本描述的設(shè)計文件，此處不用制定目錄，Design Compiler會在搜索目錄中搜索。tcl 語句如下：read_file -format verilog core

13、.v Top_iopad.v讀入設(shè)計原文件后，一般設(shè)定當前設(shè)計，這樣約束條件才可能有針對性的施加。tcl 語句如下：current_design dcLabTop設(shè)定當前設(shè)計后，要完成鏈接，也就是將設(shè)計與庫鏈接起來，用于映射過程中搜索相應(yīng)的單元，完成綜合。tcl 語句如下：Link檢查設(shè)計，主要完成檢查轉(zhuǎn)換的設(shè)計。tcl 語句如下：check_design然后對設(shè)計設(shè)定時序約束，這是最重要的一項約束，用于設(shè)定設(shè)計的工作速度。針對不同的設(shè)計部分，有不同的約束方法。針對本次設(shè)計，采用全同步，雙時鐘工作的實際情況。以下語句設(shè)定時鐘及屬性、輸入輸出信號時間余量。設(shè)定名稱為 CLK 的時鐘，由于采用 2

14、5MHz 的時鐘，故設(shè)定時鐘周期為 40ns。tcl 語句如下：create_clock -name CP -period 40 -waveform 20 40 CP 設(shè)定輸入信號最大時間延時。tcl 語句如下：set_input_delay -clock CP -max -rise 20 D3 D2 D1 D0 D0 UD CT LD D3D2 D1 EDA 技術(shù)課程設(shè)計報告set_input_delay -clock CP -max -fall 20 D3 D2 D1 D0 D0 UD CT LD D3D2 D1set_input_delay -clock CP -min -rise 5

15、D3 D2 D1 D0 D0 UD CT LD D3D2 D1set_input_delay -clock CP -min -fall 5 D3 D2 D1 D0 D0 UD CT LD D3D2 D1設(shè)定輸出信號最大時間延時。tcl語句如下：set_output_delay -clock CP -max -rise 10 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0COset_output_delay -clock CP -max -fall 10 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0COset_output_delay -clock CP -min -rise 5 Q3 Q2

16、Q1 Q0 Q3 Q2 Q1 Q0COset_output_delay -clock CP -min -fall 5 Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0CO告訴綜合器不要對時鐘網(wǎng)絡(luò)進行驅(qū)動，這個工作將在后續(xù)版圖布局布線中進行。tcl 語句如下：set_dont_touch_network get_clocks CP檢查時序。tcl 語句如下：check_timing設(shè)定綜合的操作條件。tcl 語句如下：set_operating_conditions -max slow -max_library slow -min fast -min_library fast設(shè)定線負載模型，本設(shè)計

17、選擇 tsmc18_wl20 模型。tcl 語句如下：set_wire_load_model -name tsmc18_wl20 -library slow設(shè)定扇出最大負載能力。tcl 語句如下：set_max_fanout 20 dcLabTop設(shè)定輸出網(wǎng)表的格式規(guī)則，以消除 gate level nelist 中的 assign。tcl 語句如下：set verilogout_no_tri trueset_fix_multiple_port_nets -all -buffer_constants中等能力進行綜合。tcl 語句如下：compile -map_effort medium -ar

18、ea_effort medium9 輸出時序報告。tcl 語句如下：rc ./log/tim.log輸出網(wǎng)表。tcl 語句如下：write -f verilog -hier -o ./ntlst/74LS190_top.sv輸出綜合數(shù)據(jù)文件。tcl語句如下：write -f ddc-hier -o ./log/74LS190_top.ddc輸出延時文件。tcl語句如下：write_sdf -version 2.1 ./log/74LS190_top.sdf輸出面積文件。tcl語句如下：report_area ./log/74LS190_top.area.log4.3 綜合文件首先在 DC 工程

19、目錄下建立 74LS190 文件夾作為本次實驗 dc 的操作主目錄。在該目錄下，建立設(shè)計存放目錄如 source、約束文件目錄如 constrn、輸出網(wǎng)表文件目錄 ntlst、報告輸出目錄 rpt、log文件目錄 log、dc 啟動目錄 work，等等。在綜合前需要準備以下幾個文件，以便使軟件可以正常工作。.synopsys_dc.setup 文件即啟動項文件：在這個文件中，需要將所用到的庫單元文件的路徑和電路設(shè)計文件所存放的路徑寫入，以便軟件在工作時能夠找到這些文件并正確識別，本設(shè)計將它存放在work 目錄下。*.v 文件：因為本次課程設(shè)計所使用電路描述語言為 verilog HDL 語言，

20、所以至少需要將頂層 TOP 設(shè)計文件、功能電路的設(shè)計文件，即準備好一個正確可用的設(shè)計，以便用于約束綜合，本設(shè)計將*.v 文件存放在 code 目錄下。Tcl 語句文件：在本次課程設(shè)計中使用的是命令界面，使用 Tcl 語言進行操作，所以需要準備好相應(yīng)的 Tcl 命令，以便對設(shè)計進行約束綜合等相應(yīng)操作，本設(shè)計將它存放在constrn 目錄下。庫文件：本設(shè)計采用的是 tsmc 公司的 0.18um 標準單元庫的所有文件，存放在目錄：/opt/eda/designKit/下面。 EDA 技術(shù)課程設(shè)計報告4.4 綜合過程4.4.1 綜合流程按照所定義的電路的測量特征所要達到的目標，Design Comp

21、iler綜合一個電路并將其放入目標庫中，這樣可以生成適用于你的計算機輔助設(shè)計工程（CAE）工具的原理圖或網(wǎng)表。綜合的過程如下：讀入設(shè)計及其子設(shè)計設(shè)置頂層的設(shè)計特性參數(shù)設(shè)置實際時序和面積目標參數(shù)執(zhí)行check_design驗證設(shè)計，識別并且更正錯誤進行Design Compiler優(yōu)化綜合流程如下：設(shè)置啟動項文件讀入源代碼鏈接，設(shè)計檢查時序路徑約束編譯綜合結(jié)束4.4.2 綜合操作過程首先打開 Linux 中命令終端。進入以準備好的.synopsys_dc.setup 文件所在路徑。執(zhí)行命令，打開Design Compiler。進入Tcl 命令界面，命令如下：cd Project/synopsys

22、/DC2013.3/74LS190/workdc_shell-t運行后，讀入文件將在終端得到如下圖圖4.1 界面，即已經(jīng)進入DC 的Tcl 命令界面。11 圖 3.1 Design Compiler 的 Tcl 命令界面因為已經(jīng)將所要使用的 Tcl 語句準備好并形成文件，所以可以使用 source 命令來將 Tcl 命令全部讀入并執(zhí)行。命令如下：這里我們逐一運行命令，運行后，將在終端得到如下界面，即已經(jīng)進入約束綜合過程。 同所有的 EDA 工具一樣，Encounter 在進行設(shè)計之前也要準備文件。一般必須要有時序文件 lib、SI 工具 CeltIC 進行信號完整性分析的 cdb 文件、用于

23、RC 提取的電容表文件 capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件LEF（Library Exchange Format）、時序約束的 s d（c SynthesisDesign Constraints）文件、PAD位置約束的 io 文件。其中經(jīng)過Design Compiler 對其進行綜合后獲得了網(wǎng)表文件 FIR_top.sv 以及約束文件 74LS190_top.sdc，pad 約束的 io 文件需要手工書寫。這里， I/O PAD已經(jīng)在綜合前添加進入網(wǎng)表中，所以在布局布線前只需在網(wǎng)表中的頂層模塊下加入電源 PAD和拐角連接 PAD，就行了如下圖所示。圖 5.1 在網(wǎng)

24、表中加入電源 PAD和拐角連接 PADSOC Encounter 軟件正常啟動后按照以下流程操作:1) Design_import,讀入設(shè)計所需要的庫文件和設(shè)計文件;2) FloorPlan,對整個版圖進行布局規(guī)劃;3) Global Net Connection,把標準單元,電源 PAD 等版圖中用到的 cell 的 pin 和電源的 net 一一對應(yīng)起來;13 4) Add Power Rings,添加 core 的電源環(huán)和地環(huán),在數(shù)字標準單元區(qū)域的周圍放置power ring,用于提供數(shù)字部分的電源和地;9) Trail Routing,進行初步的布線,布線完成進行 setup time

25、 的時序分析和優(yōu)化;10) Create Clock Tree,為大扇出的時鐘線布時鐘樹,完成建立時鐘樹后進行 hold time時序分析和優(yōu)化; 這里物理驗證主要是通過 Encounter 的 Verify進行幾何規(guī)則檢查（Verify Geometry）、連線的連接性（Verify Connectivity）和金屬密度檢查（Verify Metal Destiny）。幾何規(guī)則檢查的報告如下。圖 5.3 幾何規(guī)則檢查報告15 圖 5.4 連線的連接性檢查報告金屬密度驗證報告圖 5.5 金屬密度檢查報告 因為該電路結(jié)構(gòu)較簡單，所以完成的版圖金屬密度會很低，可以考慮添加對電路沒有影響的金屬填充物

26、，添加 Matel Filler，金屬密度會有所升高。圖 5.6 添加金屬后的金屬密度檢查報告17 本設(shè)計采用的后仿真工具同樣是 Modelsim。從之前的布局布線中導(dǎo)出電路的網(wǎng)表（*.v）和延時文件（*.sdf），并構(gòu)建測試平臺和激勵，在測試平臺中通過加入以下句子就會在仿真時引用延時文件：initial $sdf_annotate(./74LS190_soce.sdf,mydesign);圖 6.2 放大后的后仿真圖如圖 6.2 所示，當 CLK 上升沿到來到輸出 Q 的變化，有大約 1.4ns 的延遲。 EDA 技術(shù)課程設(shè)計報告總結(jié)本電路可以完成 74ls190 內(nèi)部電路設(shè)計的要求。將 L

27、ED 燈、開關(guān)等和 FPGA 連接，下載到 FPGA 中。當異步置數(shù)端是低電平時實現(xiàn)異步置數(shù)功能，當異步置數(shù)端是高電平是可以正常的計數(shù)；當使能端是低電平時實現(xiàn)保持功能，當使能端是高電平時可以正常的計數(shù)功能；當加減控制端是低電平時實現(xiàn)加法計數(shù)，當加減控制端是高電平時實現(xiàn)減法計數(shù)。設(shè)計程序的功能達到了設(shè)計的要求。通過對 74ls190 內(nèi)部電路原理的理解、分析、設(shè)計出74ls190 內(nèi)部電路的思路，設(shè)計后對程序進行測試，測試通過后應(yīng)用 MODELSIM 仿真軟件對程序進行波形仿真，通過對輸出時鐘波形的分析，程序功能最終達到了設(shè)計的目的和要求。在設(shè)計過程中充分發(fā)揮了 MODELSIM 的仿真功能。設(shè)

28、計完成后基本掌握了 MODELSIM 軟件的操作過程。采用硬件描述語言和原理圖輸入方式，利用 synopsys 公司的 Design_compiler 邏輯綜合軟件，方便地完成了 74ls190 內(nèi)部電路的邏輯綜合，并輸出網(wǎng)表文件以及延時文件。之后運用 encounter13.1 軟件進行了布局布線的工作并產(chǎn)生了對應(yīng)的網(wǎng)表，延時和GDS文件。最后在 encounter 生成的網(wǎng)表和延時文件基礎(chǔ)上進行后仿真，結(jié)果與預(yù)期的效果吻合。該設(shè)計方法簡單方便、節(jié)約資源、可移置性強、便于系統(tǒng)升級，因此，在時鐘要求不太嚴格的系統(tǒng)中應(yīng)用非常廣泛，同時在以后的 FPGA 設(shè)計發(fā)展中也有很大的應(yīng)用空間。本次課程設(shè)計

29、主要是運用工具 encounter 實現(xiàn) 74ls190 內(nèi)部電路的布局布線和優(yōu)化，相對于其他的題目來說，比較簡單，但在實驗做的時候還是遇到不少的問題。而在解決這些問題的過程中，不僅學(xué)到了知識，吸取了經(jīng)驗，還掌握了工具的使用方法甚至鍛煉了我學(xué)習(xí)和探索的能力。19 參考文獻1潘松，黃繼業(yè)，EDA 技術(shù)實用教程（第三版）M.北京科學(xué)出版社，20062擦光輝，CPLD/FPGA 的開發(fā)與應(yīng)用M.北京：電子工業(yè)出版社，20023張靜亞.FPGA 系統(tǒng)設(shè)計中資源分配的分析和研究J.信息化研究,20094吳玉呂，胡水強，王文娟?；?CPLD/FPGA 的 74ls190 的設(shè)計與實現(xiàn)L.世界電子元器件，2007.035王金明 數(shù)字系統(tǒng)設(shè)計與 verilog HDL(第四版)，電子工業(yè)出版社，2011