基本門(mén)電路和組合邏輯電路課件

1、 門(mén)電路與組合邏輯電路基本要求： 1.掌握基本門(mén)電路的邏輯功能、邏輯符號(hào)、真值表和邏輯表達(dá)式。2.會(huì)用邏輯代數(shù)的基本運(yùn)算法則化簡(jiǎn)邏輯函數(shù)。3.會(huì)分析和設(shè)計(jì)簡(jiǎn)單的組合邏輯電路。4.了解加法器、編碼器、譯碼器等常用組合邏輯電路的工作原理。 門(mén)電路與組合邏輯電路基本要求： 1.掌握基本門(mén)電路1晶體管的開(kāi)關(guān)特性基本邏輯運(yùn)算與邏輯門(mén)電路2邏輯代數(shù)及其運(yùn)算規(guī)律3組合邏輯電路的分析和設(shè)計(jì)4數(shù)據(jù)選擇器56編碼器和譯碼器加法器7 基本門(mén)電路和組合邏輯電路1晶體管的開(kāi)關(guān)特性基本邏輯運(yùn)算與邏輯門(mén)電路2邏輯代數(shù)及其運(yùn)算1.晶體管的開(kāi)關(guān)特性1.模擬信號(hào)：隨時(shí)間連續(xù)變化的信號(hào),模擬信號(hào)數(shù)字信號(hào)電子電路中的電信號(hào)正弦波信號(hào)

2、t三角波信號(hào)t1.晶體管的開(kāi)關(guān)特性1.模擬信號(hào)：隨時(shí)間連續(xù)變化的信號(hào),模擬1.晶體管的開(kāi)關(guān)特性處理模擬信號(hào)的電路稱為模擬電路。如整流電路、放大電路等，注重研究的是輸入和輸出信號(hào)間的大小及相位關(guān)系。在模擬電路中，晶體管三極管通常工作在放大區(qū)。1.晶體管的開(kāi)關(guān)特性處理模擬信號(hào)的電路稱為模擬電路。如整流電2.數(shù)字信號(hào)數(shù)字信號(hào)指幅度的取值是離散的，幅值表示被限制在有限個(gè)數(shù)值之內(nèi)。二進(jìn)制碼就是一種數(shù)字信號(hào)。二進(jìn)制碼受噪聲的影響小，易于有數(shù)字電路進(jìn)行處理，所以得到了廣泛的應(yīng)用。數(shù)字信號(hào)的特點(diǎn)：抗干擾能力強(qiáng)、無(wú)噪聲積累 便于加密處理 便于存儲(chǔ)、處理和交換 設(shè)備便于集成化、微型 化 便于構(gòu)成綜合數(shù)字網(wǎng)和綜合業(yè)

3、務(wù)數(shù)字網(wǎng) 數(shù)字信號(hào)波形圖 2.數(shù)字信號(hào)數(shù)字信號(hào)指幅度的取值是離散的，幅值表示被限制在有1.晶體管的開(kāi)關(guān)特性處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研究的是輸入、輸出信號(hào)之間的邏輯關(guān)系。在數(shù)字電路中，晶體管一般工作在截止區(qū)和飽和區(qū)，起開(kāi)關(guān)的作用。脈沖信號(hào)正脈沖：脈沖躍變后的值比初始值高負(fù)脈沖：脈沖躍變后的值比初始值低0+3V0-3V正脈沖0+3V0-3V負(fù)脈沖1.晶體管的開(kāi)關(guān)特性處理數(shù)字信號(hào)的電路稱為數(shù)字電路，它注重研1.晶體管的開(kāi)關(guān)特性3 二極管的開(kāi)關(guān)特性R導(dǎo)通截止相當(dāng)于開(kāi)關(guān)閉合S3V0VSRRD3V0V相當(dāng)于開(kāi)關(guān)斷開(kāi)1.晶體管的開(kāi)關(guān)特性3 二極管的開(kāi)關(guān)特性R導(dǎo)通截止相當(dāng)于S31.晶體管的開(kāi)關(guān)特

4、性4 三極管的開(kāi)關(guān)特性飽和截止3V0VuO 0相當(dāng)于開(kāi)關(guān)斷開(kāi)相當(dāng)于開(kāi)關(guān)閉合uO UCC+UCCuiRBRCuOTuO+UCCRCECuO+UCCRCEC3V0V1.晶體管的開(kāi)關(guān)特性4 三極管的開(kāi)關(guān)特性飽和截止3V0VuO2.基本邏輯運(yùn)算與邏輯門(mén)電路邏輯門(mén)電路是數(shù)字電路中最基本的邏輯元件。 “門(mén)”是一種開(kāi)關(guān)，按照一定的條件去控制信號(hào)的通過(guò)或不通過(guò)。門(mén)電路的輸入和輸出之間存在一定的邏輯關(guān)系(因果關(guān)系)，故門(mén)電路又稱為邏輯門(mén)電路。基本邏輯關(guān)系為“與”、“或”、“非”三種。邏輯門(mén)電路2.基本邏輯運(yùn)算與邏輯門(mén)電路邏輯門(mén)電路是數(shù)字電路中最基本的邏2.基本邏輯運(yùn)算與邏輯門(mén)電路如：開(kāi)關(guān)斷開(kāi)、燈不亮用邏輯 “0

5、”表示，開(kāi)關(guān)閉合、燈亮用邏輯“1”表示。邏輯表達(dá)式： Y = A B“與”邏輯關(guān)系是指當(dāng)決定某事件的條件全部具備時(shí)，該事件才發(fā)生。1 “與”邏輯關(guān)系220V+-000101110100ABYBYA真值表2.基本邏輯運(yùn)算與邏輯門(mén)電路如：開(kāi)關(guān)斷開(kāi)、燈不亮用邏輯 “02.基本邏輯運(yùn)算與邏輯門(mén)電路2 “或”邏輯關(guān)系BY220VA+- “或”邏輯關(guān)系是指當(dāng)決定某事件的條件之一具備時(shí)，該事件就發(fā)生。邏輯表達(dá)式： Y = A + B真值表000111110110ABY2.基本邏輯運(yùn)算與邏輯門(mén)電路2 “或”邏輯關(guān)系BY220VA2.基本邏輯運(yùn)算與邏輯門(mén)電路3 “非”邏輯關(guān)系 “非”邏輯關(guān)系是否定或相反的意思。

6、邏輯表達(dá)式：Y = A狀態(tài)表101AY0Y220VA+-R2.基本邏輯運(yùn)算與邏輯門(mén)電路3 “非”邏輯關(guān)系 “非”2.基本邏輯運(yùn)算與邏輯門(mén)電路由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸入和輸出信號(hào)都是用電位（或稱電平）的高低表示的。高電平和低電平都不是一個(gè)固定的數(shù)值，而是有一定的變化范圍。門(mén)電路是用以實(shí)現(xiàn)邏輯關(guān)系的電子電路，與前面所講過(guò)的基本邏輯關(guān)系相對(duì)應(yīng)。門(mén)電路主要有：與門(mén)、或門(mén)、非門(mén)、與非門(mén)、或非門(mén)、異或門(mén)等。門(mén)電路2.基本邏輯運(yùn)算與邏輯門(mén)電路由電子電路實(shí)現(xiàn)邏輯運(yùn)算時(shí)，它的輸2.基本邏輯運(yùn)算與邏輯門(mén)電路1 二極管“與” 門(mén)電路輸入A、B、C全為高電平“1”，輸出 Y 為“1”。輸入A、B、C不全為“1

7、”，輸出 Y 為“0”。0V0V0V0V0V5V+U 5VRDADCABYDBC5V5V5V0V00000010101011001000011001001111ABYC“與” 門(mén)邏輯狀態(tài)表0V5V2.基本邏輯運(yùn)算與邏輯門(mén)電路1 二極管“與” 門(mén)電路輸入A2.基本邏輯運(yùn)算與邏輯門(mén)電路即：有“0”出“0”， 全“1”出“1”Y=A B C邏輯表達(dá)式： 邏輯符號(hào)：&ABYC00000010101011001000011001001111ABYC“與” 門(mén)邏輯狀態(tài)表邏輯關(guān)系：“與”邏輯2.基本邏輯運(yùn)算與邏輯門(mén)電路即：有“0”出“0”，Y=A 2.基本邏輯運(yùn)算與邏輯門(mén)電路2 二極管“或” 門(mén)電路0V0V

8、0V0V0V5V5V5V5V0V00000011101111011001011101011111ABYC“或” 門(mén)邏輯狀態(tài)表5V5V0VRDADCABYDBC輸入A、B、C有一個(gè)為“1”，輸出 Y 為“1”。輸入A、B、C全為低電平“0”，輸出 Y 為“0”。2.基本邏輯運(yùn)算與邏輯門(mén)電路2 二極管“或” 門(mén)電路0V02.基本邏輯運(yùn)算與邏輯門(mén)電路邏輯關(guān)系：“或”邏輯即：有“1”出“1”， 全“0”出“0”Y=A+B+C邏輯表達(dá)式： 邏輯符號(hào)：ABYC 100000011101111011001011101011111ABYC“或” 門(mén)邏輯狀態(tài)表2.基本邏輯運(yùn)算與邏輯門(mén)電路邏輯關(guān)系：“或”邏輯即：

9、有“1”2.基本邏輯運(yùn)算與邏輯門(mén)電路3 三極管“非” 門(mén)電路+UCC-UBBARKRBRCYT 1 0截止飽和邏輯表達(dá)式：Y=A“0”10“1”“0”“1”AY“非” 門(mén)邏輯狀態(tài)表邏輯符號(hào)1AY2.基本邏輯運(yùn)算與邏輯門(mén)電路3 三極管“非” 門(mén)電路+UC2.基本邏輯運(yùn)算與邏輯門(mén)電路基本邏輯門(mén)電路的組合1“與非”門(mén)電路有“0”出“1”，全“1”出“0”“與”門(mén)&ABCY&ABC“與非”門(mén)00010011101111011001011101011110ABYC“與非” 門(mén)邏輯狀態(tài)表Y=A B C邏輯表達(dá)式： 1Y“非”門(mén)2.基本邏輯運(yùn)算與邏輯門(mén)電路基本邏輯門(mén)電路的組合1“與非”門(mén)2.基本邏輯運(yùn)算與邏

10、輯門(mén)電路2.“或非”門(mén)電路有“1”出“0”，全“0”出“1”1Y“非”門(mén)00010010101011001000011001001110ABYC“或非” 門(mén)邏輯狀態(tài)表“或”門(mén)ABC 1“或非”門(mén)YABC 1Y=A+B+C邏輯表達(dá)式： 2.基本邏輯運(yùn)算與邏輯門(mén)電路2.“或非”門(mén)電路有“1”出“02.基本邏輯運(yùn)算與邏輯門(mén)電路-安5.6例1 根據(jù)輸入波形畫(huà)出輸出波形。ABY1有“0”出“0”，全“1”出“1”有“1”出“1”，全“0”出“0”&ABY1 1ABY2Y22.基本邏輯運(yùn)算與邏輯門(mén)電路-安5.6例1 根據(jù)輸入波3. 邏輯代數(shù)及其運(yùn)算規(guī)律 邏輯代數(shù)（又稱布爾代數(shù)），是分析設(shè)計(jì)邏輯電路的數(shù)學(xué)工

11、具。雖然它和普通代數(shù)一樣也用字母表示變量，但變量的取值只有“0”，“1”兩種，分別稱為邏輯“0”和邏輯“1”。這里“0”和“1”并不表示數(shù)量的大小，而是表示兩種相互對(duì)立的邏輯狀態(tài)。 邏輯代數(shù)所表示的是邏輯關(guān)系，而不是數(shù)量關(guān)系。這是它與普通代數(shù)的本質(zhì)區(qū)別。3. 邏輯代數(shù)及其運(yùn)算規(guī)律 邏輯代數(shù)（又稱布爾代數(shù)），邏輯代數(shù)運(yùn)算法則1. 常量與變量的關(guān)系自等律0-1律重疊律還原律互補(bǔ)律3. 邏輯代數(shù)及其運(yùn)算規(guī)律邏輯代數(shù)運(yùn)算法則1. 常量與變量的關(guān)系自等律0-1律重疊律還2. 邏輯代數(shù)的基本運(yùn)算法則交換律普通代數(shù)不適用結(jié)合律分配律證:A+1=1 A A=A.3. 邏輯代數(shù)及其運(yùn)算規(guī)律2. 邏輯代數(shù)的基本運(yùn)

12、算法則交換律普通代數(shù)結(jié)合律分配律證:A反演律110011111100列狀態(tài)表證明：AB00011011111001000000吸收律(1) A+AB = A (2) A(A+B) = A對(duì)偶式3. 邏輯代數(shù)及其運(yùn)算規(guī)律反演律110011111100列狀態(tài)表證明：AB0001103. 邏輯代數(shù)及其運(yùn)算規(guī)律邏輯函數(shù)的化簡(jiǎn)由邏輯狀態(tài)表直接寫(xiě)出的邏輯式及由此畫(huà)出的邏輯圖，一般比較復(fù)雜；若經(jīng)過(guò)簡(jiǎn)化，則可使用較少的邏輯門(mén)實(shí)現(xiàn)同樣的邏輯功能。從而可節(jié)省器件，降低成本，提高電路工作的可靠性。利用邏輯代數(shù)變換，可用不同的門(mén)電路實(shí)現(xiàn)相同的邏輯功能。化簡(jiǎn)方法公式法卡諾圖法3. 邏輯代數(shù)及其運(yùn)算規(guī)律邏輯函數(shù)的化簡(jiǎn)由邏

13、輯狀態(tài)表直接寫(xiě)出3. 邏輯代數(shù)及其運(yùn)算規(guī)律1 用 “與非”門(mén)構(gòu)成基本門(mén)電路(2)應(yīng)用“與非”門(mén)構(gòu)成“或”門(mén)電路(1) 應(yīng)用“與非”門(mén)構(gòu)成“與”門(mén)電路AY&B&BAY&由邏輯代數(shù)運(yùn)算法則：由邏輯代數(shù)運(yùn)算法則：3. 邏輯代數(shù)及其運(yùn)算規(guī)律1 用 “與非”門(mén)構(gòu)成基本門(mén)電路(3. 邏輯代數(shù)及其運(yùn)算規(guī)律&YA(3) 應(yīng)用“與非”門(mén)構(gòu)成“非”門(mén)電路(4) 用“與非”門(mén)構(gòu)成“或非”門(mén)YBA&由邏輯代數(shù)運(yùn)算法則：3. 邏輯代數(shù)及其運(yùn)算規(guī)律&YA(3) 應(yīng)用“與非”門(mén)構(gòu)成“3. 邏輯代數(shù)及其運(yùn)算規(guī)律2 應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn)例3化簡(jiǎn)例4化簡(jiǎn)（2）配項(xiàng)法（1）并項(xiàng)法3. 邏輯代數(shù)及其運(yùn)算規(guī)律2 應(yīng)用邏輯代數(shù)運(yùn)算法

14、則化簡(jiǎn)例3化4.組合邏輯電路的分析和設(shè)計(jì) 組合邏輯電路：任何時(shí)刻電路的輸出狀態(tài)只取決于該時(shí)刻的輸入狀態(tài)，而與該時(shí)刻以前的電路狀態(tài)無(wú)關(guān)。組合邏輯電路框圖X1XnX2Y2Y1Yn. . . . .組合邏輯電路輸入輸出4.組合邏輯電路的分析和設(shè)計(jì) 組合邏輯電路：任何4.組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析 (1) 由邏輯圖寫(xiě)出輸出端的邏輯表達(dá)式。(2) 運(yùn)用邏輯代數(shù)化簡(jiǎn)或變換。(3) 列邏輯狀態(tài)表。(4) 分析邏輯功能。已知邏輯電路確定邏輯功能分析步驟：4.組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析 (1) 由邏4.組合邏輯電路的分析和設(shè)計(jì)例8 分析下圖的邏輯功能 (1) 寫(xiě)出邏輯表達(dá)式Y(jié) =

15、 Y2 Y3= A AB B AB.A B.A B.A.A BBY1.AB&YY3Y2.4.組合邏輯電路的分析和設(shè)計(jì)例8 分析下圖的邏輯功能 (1)4.組合邏輯電路的分析和設(shè)計(jì)(2) 應(yīng)用邏輯代數(shù)化簡(jiǎn)Y = A AB B AB. = A AB +B AB.= AB +AB反演律 = A (A+B) +B (A+B).反演律 = A AB +B AB.4.組合邏輯電路的分析和設(shè)計(jì)(2) 應(yīng)用邏輯代數(shù)化簡(jiǎn)Y =4.組合邏輯電路的分析和設(shè)計(jì) (3) 列邏輯狀態(tài)表ABY001 100111001Y= AB +AB=A B邏輯式 (4) 分析邏輯功能 輸入相同輸出為“0”，輸入相異輸出為“1”，稱為“異

16、或”邏輯關(guān)系。這種電路稱“異或”門(mén)。 =1ABY邏輯符號(hào)4.組合邏輯電路的分析和設(shè)計(jì) (3) 列邏輯狀態(tài)表ABY004.組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的綜合根據(jù)邏輯功能要求邏輯電路設(shè)計(jì) (1) 由邏輯要求，列出邏輯狀態(tài)表。 (2) 由邏輯狀態(tài)表寫(xiě)出邏輯表達(dá)式。 (3) 簡(jiǎn)化和變換邏輯表達(dá)式。 (4) 畫(huà)出邏輯圖。設(shè)計(jì)步驟如下：4.組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的綜合根據(jù)邏輯功能要4.組合邏輯電路的分析和設(shè)計(jì)例11：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器。要求: 當(dāng)輸入變量A、B、C中有奇數(shù)個(gè)同時(shí)為“1”時(shí)，輸出為“1”，否則為 “0”。用“與非”門(mén)實(shí)現(xiàn)。 (1) 列邏輯狀態(tài)表 (2) 寫(xiě)出邏輯表

17、達(dá)式取 Y=“1”列邏輯式對(duì)應(yīng)于Y=1，若輸入變量為“1”，則取輸入變量本身(如 A )；若輸入變量為“0”則取其反變量(如 A )。 0 0 0 0 A B C Y0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 14.組合邏輯電路的分析和設(shè)計(jì)例11：設(shè)計(jì)一個(gè)三變量奇偶檢驗(yàn)器4.組合邏輯電路的分析和設(shè)計(jì)在一種組合中，各輸入變量之間是“與”關(guān)系各組合之間是“或”關(guān)系 0 0 0 0 A B C Y0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1(3) 用“與非”門(mén)構(gòu)成邏輯電路4.組合邏輯電路的分析和

18、設(shè)計(jì)在一種組合中，各輸入變量之間是“4.組合邏輯電路的分析和設(shè)計(jì) (4) 邏輯圖YCBA01100111110&10104.組合邏輯電路的分析和設(shè)計(jì) (4) 邏輯圖YCBA01104.組合邏輯電路的分析和設(shè)計(jì)例13：設(shè)計(jì)一個(gè)三人(A、B、C)表決電路。每人有一按鍵，如果贊同，按鍵，表示“1”；如不贊同，不按鍵，表示 “0”。表決結(jié)果用指示燈表示，多數(shù)贊同，燈亮為“1”，反之燈不亮為“0”。 (1) 列邏輯狀態(tài)表 (2) 寫(xiě)出邏輯表達(dá)式 0 0 0 0 A B C Y0 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 14.組合邏輯電路的分析和設(shè)計(jì)例1

19、3：設(shè)計(jì)一個(gè)三人(A、B、C4.組合邏輯電路的分析和設(shè)計(jì)-安5.8(3) 用“與非”門(mén)構(gòu)成邏輯電路&ABCC&1&1ABCY4.組合邏輯電路的分析和設(shè)計(jì)-安5.8(3) 用“與5.加法器 在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài) (“1”態(tài)和“0”態(tài))與數(shù)碼對(duì)應(yīng)起來(lái)，采用二進(jìn)制。二進(jìn)制：0，1兩個(gè)數(shù)碼，“逢二進(jìn)一”。加法器: 實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的電路。進(jìn)位如：0 0 0 0 11+10101010不考慮低位來(lái)的進(jìn)位半加器實(shí)現(xiàn)要考慮低位來(lái)的進(jìn)位全加器實(shí)現(xiàn)5.加法器 在數(shù)字電路中，為了把電路的兩個(gè)狀態(tài) (“1”態(tài)和半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。5.加法器1 半加器 AB兩個(gè)輸入表

20、示兩個(gè)同位相加的數(shù)兩個(gè)輸出SC表示半加和表示向高位的進(jìn)位邏輯符號(hào)：半加器COABSC半加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮來(lái)自低位的進(jìn)位。5.加5.加法器半加器邏輯狀態(tài)表A B S C0 0 0 00 1 1 01 0 1 01 1 0 1邏輯表達(dá)式邏輯圖&=1.ABSC5.加法器半加器邏輯狀態(tài)表A B S C05.加法器2 全加器全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)自低位的進(jìn)位。全加器輸入Ai表示兩個(gè)同位相加的數(shù)BiCi-1表示低位來(lái)的進(jìn)位輸出表示本位和表示向高位的進(jìn)位CiSi邏輯符號(hào)AiBiCi-1SiCiCOCI5.加法器2 全加器全加：實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，且考慮來(lái)5.加法器(

21、1) 列邏輯狀態(tài)表(2) 寫(xiě)出邏輯式Ai Bi Ci-1 Si Ci 0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 15.加法器(1) 列邏輯狀態(tài)表(2) 寫(xiě)出邏輯式Ai 5.加法器邏輯圖&=11AiCiSiCi-1Bi&半加器構(gòu)成的全加器1BiAiCi-1SiCiCOCO5.加法器邏輯圖&=11AiCiSiCi-1Bi&半加器5.加法器3 四位串行加法器A3B3S3C3COCIA2B2S2C2COCIA1B1S1C1COCIA0B0C0-1S0C0COCI優(yōu)點(diǎn)：電路簡(jiǎn)單，缺點(diǎn)速度慢。5.加法器3

22、四位串行加法器A3B3S3C3COCIA2B6.編碼器和譯碼器1 編碼器 把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。 n 位二進(jìn)制代碼有 2n 種組合，可以表示 2n 個(gè)信息。 要表示N個(gè)信息所需的二進(jìn)制代碼應(yīng)滿足 2n N6.編碼器和譯碼器1 編碼器 把二進(jìn)制碼按一定規(guī)律編排6.編碼器和譯碼器二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路。編碼器高低電平信號(hào)二進(jìn)制代碼6.編碼器和譯碼器二進(jìn)制編碼器將輸入信號(hào)編成二進(jìn)制代碼的電路6.編碼器和譯碼器例14：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(1) 將 I0、I1、I7 8個(gè)信號(hào)編成二進(jìn)制代碼。(2)

23、 編碼器每次只能對(duì)一個(gè)信號(hào)進(jìn)行編碼，不允許兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)有效。(3) 設(shè)輸入信號(hào)高電平有效。(1) 分析要求： 輸入有8個(gè)信號(hào)，即 N=8，根據(jù) 2n N 的關(guān)系，即 n=3，即輸出為三位二進(jìn)制代碼。6.編碼器和譯碼器例14：設(shè)計(jì)一個(gè)編碼器，滿足以下要求：(16.編碼器和譯碼器0 0 10 1 11 0 10 0 00 1 01 0 01 1 01 1 1I0I1I2I3I4I5I6I7 (2)列編碼表輸入輸 出Y2 Y1 Y06.編碼器和譯碼器0 0 10 6.編碼器和譯碼器 (3) 寫(xiě)出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7

24、.= I4+ I5+ I6+ I7Y1 = I2+I3+I6+I7 = I2 I3 I6 I7. . .= I2 + I3 + I6+ I7Y0 = I1+ I3+ I5+ I7 = I1 I3 I5 I7.= I1 + I3+ I5 + I76.編碼器和譯碼器 (3) 寫(xiě)出邏輯式并轉(zhuǎn)換成“與非”式Y(jié)26.編碼器和譯碼器 (4)畫(huà)出邏輯圖10000000111I7I6I5I4I3I1I2&1111111Y2Y1Y06.編碼器和譯碼器 (4)畫(huà)出邏輯圖10000000111I6.編碼器和譯碼器將十進(jìn)制數(shù) 09 編成二進(jìn)制代碼的電路。二 十進(jìn)制編碼器表示十進(jìn)制數(shù)4位10個(gè)編碼器高低電平信號(hào)二進(jìn)制代

25、碼6.編碼器和譯碼器將十進(jìn)制數(shù) 09 編成二進(jìn)制代碼的電路。6.編碼器和譯碼器 列編碼表：四位二進(jìn)制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示09十個(gè)數(shù)碼，最常用的是8421碼。000輸 出輸 入Y1Y2Y00 (I0)1 (I1)2 (I2)3 (I3)4 (I4)5 (I5)6 (I6)7 (I7)8 (I8)9 (I9)Y300011101000011110001101100000000001118421BCD碼編碼表6.編碼器和譯碼器 列編碼表：000輸 出輸 入Y1Y2Y06.編碼器和譯碼器 寫(xiě)出邏輯式并化成“或非”門(mén)和“與非”門(mén)Y3 = I8+I9. = I4 + I

26、6 I5 +I7Y2 = I4 +I5 +I6 +I7Y0 = I1 +I3 +I5 +I7 +I9. = I1+I9 I3 +I7 I5 +I7. = I2 + I6 I3 +I7Y1 = I2 +I3 +I6 +I76.編碼器和譯碼器 寫(xiě)出邏輯式并化成“或非”門(mén)和“與非”門(mén)6.編碼器和譯碼器畫(huà)出邏輯圖10000000011101101001& 1 1 1 1 1 1 I1 I2 I3 I4 I5 I6 I7 I8 I9Y3Y2Y1Y06.編碼器和譯碼器畫(huà)出邏輯圖10000000011101106.編碼器和譯碼器 法二：6.編碼器和譯碼器 法二：6.編碼器和譯碼器十鍵8421碼編碼器的邏輯圖

27、+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K10S001S12S23S34S45S56S67S78S89S96.編碼器和譯碼器十鍵8421碼編碼器的邏輯圖+5V&Y3&6.編碼器和譯碼器優(yōu)先編碼器 當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)同時(shí)輸入編碼電路，電路只能對(duì)其中一個(gè)優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼。 即允許幾個(gè)信號(hào)同時(shí)有效，但電路只對(duì)其中優(yōu)先級(jí)別高的信號(hào)進(jìn)行編碼，而對(duì)其它優(yōu)先級(jí)別低的信號(hào)不予理睬。6.編碼器和譯碼器優(yōu)先編碼器 當(dāng)有兩個(gè)或兩個(gè)以上的信號(hào)6.編碼器和譯碼器CT74LS4147 編碼器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3 1 1 1 1 1 1 1

28、 1 1 1 1 1 1輸 入 (低電平有效)輸 出(8421反碼)0 0 1 1 0 1 0 0 1 1 1 1 1 0 1 0 0 01 1 1 0 1 0 0 11 1 1 1 0 1 0 1 01 1 1 1 1 0 1 0 1 11 1 1 1 1 1 0 1 1 0 01 1 1 1 1 1 1 0 1 1 0 11 1 1 1 1 1 1 1 0 1 1 1 06.編碼器和譯碼器CT74LS4147 編碼器功能表I9Y06.編碼器和譯碼器2 譯碼器和數(shù)字顯示 譯碼是編碼的反過(guò)程，它是將代碼的組合譯成一個(gè)特定的輸出信號(hào)。二進(jìn)制譯碼器8個(gè)3位譯碼器二進(jìn)制代碼高低電平信號(hào)動(dòng)畫(huà)6.編碼器

29、和譯碼器2 譯碼器和數(shù)字顯示 譯碼是編碼的反6.編碼器和譯碼器三位二進(jìn)制譯碼器（輸出高電平有效）狀態(tài)表 輸 入A B CY0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 00 0 1 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 00 1 1 0 0 0 1 0 0 0 01 0 0 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1輸 出6.編碼器和譯碼器三位二進(jìn)制譯碼器（輸出高電平有效）狀態(tài)表 6.編碼器和譯碼器寫(xiě)出邏輯表達(dá)式

30、Y0=A B CY1=A B CY2=A B CY3=A B CY7=A B CY4=A BCY6=A B CY5=A B C6.編碼器和譯碼器寫(xiě)出邏輯表達(dá)式Y(jié)0=A B CY1=A B6.編碼器和譯碼器邏輯圖CBA111&Y0Y1Y2Y3Y4Y5Y6Y70 1 11 0 010000000AABBCC6.編碼器和譯碼器邏輯圖CBA111&Y0Y16.編碼器和譯碼器例15：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)總線2-4線譯碼器ABCD三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)譯碼器工作6.編碼器和譯碼器例15：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)6.編碼器和譯碼器總線譯碼器工作工作原理：(以A0A1= 00為例)0

31、00總線2-4線譯碼器ABCD三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)三態(tài)門(mén)脫離總線數(shù)據(jù)全為“1”6.編碼器和譯碼器總線譯碼器工作工作原理：(以A0A1= 06.編碼器和譯碼器CT74LS139型譯碼器(a) 外引線排列圖；(b) 邏輯圖(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1雙 2/4 線譯碼器A0、A1是輸入端Y0Y3是輸出端 S 是使能端6.編碼器和譯碼器CT74LS139型譯碼器(a) 外引線排6.編碼器和譯碼器 輸 入 輸 出SA0A

32、1Y0110000011001101110139功能表Y1Y2Y3111011101110111CT74LS139型譯碼器雙 2/4 線譯碼器A0、A1是輸入端Y0Y3是輸出端 S 是使能端S = 0時(shí)譯碼器工作輸出低電平有效6.編碼器和譯碼器 輸 入 輸 出6.編碼器和譯碼器集成 3/8線譯碼器16 15 14 13 12 11 10 91 2 3 4 5 6 7 874LS138三位二進(jìn)制代碼輸入端8個(gè)輸出端3個(gè)輸入使能端6.編碼器和譯碼器集成 3/8線譯碼器16 15 14 6.編碼器和譯碼器二-十進(jìn)制顯示譯碼器在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制 數(shù)顯示出來(lái)，這就要用顯示譯碼器。二

33、 十進(jìn)制代碼譯碼器驅(qū)動(dòng)器顯示器6.編碼器和譯碼器二-十進(jìn)制顯示譯碼器在數(shù)字電路中，常常需要6.編碼器和譯碼器 1.半導(dǎo)體數(shù)碼管由七段發(fā)光二極管構(gòu)成例：共陰極接法a b c d e f g 0 1 1 0 0 0 01 1 0 1 1 0 1gfedcba低電平時(shí)發(fā)光高電平時(shí)發(fā)光共陽(yáng)極接法abcgdef+共陰極接法abcdefg6.編碼器和譯碼器 1.半導(dǎo)體數(shù)碼管由七段發(fā)光二極管構(gòu)成例：6.編碼器和譯碼器 2. 七段譯碼顯示器Q3 Q2Q1Q0agfedcb譯碼器二 十進(jìn)制代碼(共陰極)100101111117個(gè)4位6.編碼器和譯碼器 2. 七段譯碼顯示器Q3 Q2Q1Q0a6.編碼器和譯碼器七

34、段顯示譯碼器狀態(tài)表gfedcbaQ3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9輸 入輸 出顯示數(shù)碼6.編碼器和譯碼器七段顯示譯碼器狀態(tài)表gfedcbaQ3 6.編碼器和譯碼器BS204A0A1A2A3CT74LS247+5V來(lái)自計(jì)數(shù)器七段譯碼器和數(shù)碼管的連接圖5107abcdefgRBIBI LTA11A22LT3BI4RBI5A36A07GND8911101213141516