間接補碼陣列乘法器的設計組成原理課程設計報告

..>課程設計報告課程設計名稱：計算機組成原理課程設計課程設計題目：間接補碼陣列乘法器的設計目錄第1章總體設計方案11.1設計原理11.2設計思路2設計環(huán)境3第2章詳細設計方案52.1頂層方案圖的設計與實現(xiàn)5創(chuàng)立頂層圖形設計文件5器件的選擇與引腳鎖定5編譯、綜合、適配62.2功能模塊的設計與實現(xiàn)62.2.1細胞模塊的設計與實現(xiàn)62.2.2全加器模塊的設計與實現(xiàn)72.3仿真調試10第3章編程下載與硬件測試123.1編程下載123.2硬件測試及結果分析12參考文獻14附錄〔電路原理圖〕15..>第1章總體設計方案1.1設計原理由于計算機采用補碼做加減運算，所以設計陣列補碼乘法器能防止碼制轉換，提高機器效率?？梢岳迷a陣列乘法器來設計補碼陣列乘法器，這時需要在計算前先進展原碼--補碼的轉換。乘法器的常規(guī)設計是適用"串行移位〞和"并行加法〞相結合的方法，這種方法并不需要很多器件。然而串行方法畢竟太慢，不能滿足科學技術對高速乘法所提出的要求。自從大規(guī)模集成電路問世以來，高速的單元陣列乘法器應運而生，出現(xiàn)了各種形式的流水線陣列乘法器，它們屬于并行乘法器。陣列乘法器采用類似于人工計算的方法進展乘法運算。人工計算方法是用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權值對應相加得出每一位的最終結果。如圖1.1所示，用乘數(shù)的每一位直接去乘被乘數(shù)得到局部積并按位列為一行，每一行局部積末位與對應的乘數(shù)數(shù)位對齊，表達對應數(shù)位的權值。將各次局部積求和，即將各次局部積的對應數(shù)位求和即得到最終乘積的對應數(shù)位的權值。011010*001001____________011010000000000000011010000000000000_______________圖1.1人工計算乘法例如陣列乘法器采用類似人工的計算方法來完成乘法計算。陣列的每一行送入乘數(shù)的每一位數(shù)位，而各行錯開形成的每一斜列送入被乘數(shù)的每一數(shù)位。該方案所用加法器數(shù)量很多,但內部構造規(guī)則性強,標準化程度高,適于用超大規(guī)模集成電路的批量生產。1.2設計思路整體局部：陣列乘法器采用的是先逐位求解局部積，由于求解每一位的局部積是并行完成的，因此可以節(jié)省很多的計算時間，由于本課程設計要求的是設計一個六位乘六位的陣列乘法器，最高位為符號位，因此此陣列乘法器的整體設計包括25個加法器模塊，加法器模塊中由一個與門和一個全加器構成，由四個與門、兩個異或門、一個三端接口的或門構成的全加器為底層設計，采用原理圖設計輸入方式，所謂的全加器就是就是兩個數(shù)*、Y及進位輸入CIN相加可得全加和POUT和進位輸出COUT，三個補碼轉換模塊。單元局部：設計整體框圖中的每個細胞模塊，每個模塊實現(xiàn)的功能是計算局部積和向高位的進位。三、仿真局部：將整個電路連好之后即可進展仿真，用以驗證設計是否正確。四、下載局部：仿真成功之后即可進展此局部，在編譯、調試之后形成的*.bit文件即可下載到*CV200可編程邏輯芯片中，經硬件測試驗證設計的正確性。設被乘數(shù)和乘數(shù)〔均為補碼〕分別為A=〔a6〕a5a4a3a2a1，B=〔b6〕b5b4b3b2b1，其中a6和b6為符號位，用括號括起來表示這一位有負的位權值。根據(jù)補碼和真值的轉換可以知道(如圖1.2所示):圖1.2補碼和真值轉換公式1.3設計環(huán)境〔1〕硬件環(huán)境?偉福COP2000型計算機組成原理實驗儀COP2000計算機組成原理實驗系統(tǒng)由實驗平臺、開關電源、軟件三大局部組成實驗平臺上有存放器組R0-R3、運算單元、累加器A、暫存器B、直通/左移/右移單元、地址存放器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址存放器、指令存放器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關、邏輯筆、脈沖源、20個按鍵、字符式LCD、RS232口。COP2000計算機組成原理實驗系統(tǒng)各單元部件都以計算機構造模型布局，清晰明了，系統(tǒng)在實驗時即使不借助PC機，也可實時監(jiān)控數(shù)據(jù)流狀態(tài)及正確與否,實驗系統(tǒng)的軟硬件對用戶的實驗設計具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式，系統(tǒng)還支持手動方式、聯(lián)機方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強大的模擬調試功能?！?〕EDA環(huán)境是*ilin*公司的可編程期間開發(fā)工具，該系統(tǒng)由設計入口工具、設計實現(xiàn)工具、設計驗證工具三大局部組成〔如圖1.3所示〕。設計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言〔HDL〕編輯器、LogiBLO*模塊生成器、*ilin*內核生成器等軟件。其功能是：接收各種圖形或文字的設計輸入，并最終生成網(wǎng)絡表文件。設計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫入器等軟件。設計實現(xiàn)工具用于將網(wǎng)絡表轉化為配置比特流，并下載到器件。設計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等，可用來對設計中的邏輯關系及輸出結果進展檢驗。?COP2000集成調試軟件COP2000集成開發(fā)環(huán)境是為COP2000實驗儀與PC機相連進展高層次實驗的配套軟件，它通過實驗儀的串行接口和PC機的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調試FPGA實驗等功能，該軟件在Windows下運行。COP2000集成開發(fā)環(huán)境界面如圖1.4所示。圖1.4COP2000計算機組成原理集成調試軟件..>第2章詳細設計方案2.1頂層方案圖的設計與實現(xiàn)頂層方案圖實現(xiàn)陣列乘法器的輸入/輸出、以及乘法器的芯片連接等邏輯功能，采用原理圖設計輸入方式完成，電路實現(xiàn)基于*CV200可編程邏輯芯片。在完成原理圖的功能設計后，把輸入/輸出信號安排到*CV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)立頂層圖形設計文件頂層圖形文件的設計實體主要由一個由全加器器和與門組成的芯片〔CELL〕等模塊組裝而成的一個完整的可編程邏輯芯片U37。而以上頂層圖形文件的設計可利用中邏輯器件實現(xiàn)，頂層圖形文件構造如圖2.1所示。圖2.1陣列乘法器的設計圖形文件構造2.1.2器件的選擇與引腳鎖定〔1〕器件的選擇由于硬件設計環(huán)境是基于偉福COP2000型計算機組成原理實驗儀和*CV200實驗板，故采用的目標芯片為*ilin**CV200可編程邏輯芯片。〔2〕引腳鎖定把頂層圖形文件中的輸入/輸出信號安排到*ilin**CV200芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及*ilin**CV200芯片引腳對應關系如表2.1所示。表2.1信號和芯片引腳對應關系圖形文件中的輸入/輸出信號*CV200芯片引腳信號A0P41A1P40A2P39A3P38A4P36A5P35B0P47B1P48B2P49B3P50B4P53B5P54Q0P178Q1P152Q2P147Q3P125Q4P124Q5P109Q6P108Q7P107Q8P99Q9P93Q10P782.1.3編譯、綜合、適配利用的原理圖編輯器對頂層圖形文件進展編譯，并最終生成網(wǎng)絡表文件，利用設計實現(xiàn)工具經綜合、優(yōu)化、適配，生成可供時序仿真的文件和器件下載編程文件。2.2功能模塊的設計與實現(xiàn)定點原碼一位乘法器的底層設計包括控制器〔運算控制電路〕、一個由存放器和與門組成的芯片、加法器及兩個存放器的實現(xiàn)由*ilin**CV200可編程邏輯芯片分別實現(xiàn)。2.2.1細胞模塊的設計與實現(xiàn)該模塊主要用于求解局部積、低位的進位的輸入求和、向高位的進位以及本位積。創(chuàng)立細胞模塊設計原理圖?？刂破髟順嬙烊鐖D2.2所示：圖2.2細胞模塊邏輯框圖〔2〕創(chuàng)立元件圖形符號為能在圖形編輯器〔原理圖設計輸入方式〕中調用CONTROLER芯片，需要為CONTROLER模塊創(chuàng)立一個元件圖形符號，可利用*ilin*foundationf3.1編譯器中的如下步驟實現(xiàn)：Tools=>SymbolWizard=>下一步。其中*、Y為被乘數(shù)與乘數(shù)，CI為地位的進位，CO為向高位的輸出。PAT為局部積。該元件圖形符號如圖：圖2.3細胞模塊元件圖形符號2.2.2全加器模塊的設計與實現(xiàn)本設計需要用到全加器，目前在數(shù)字計算機中實現(xiàn)兩個二進制之間的算術運算無論是加、減、乘、除，都是化做假設干步加法運算進展的。因此，加法器是構成算術運算器的根本單元。將兩個多位二進制數(shù)相加時，除了最低位以外，每一位都應考慮來自低位的進位，即將兩個對應位的加數(shù)和來自低位的進位3個數(shù)相加，這種運算成為全加，所用電路稱為全加器。由于在的元件庫中未找到單全加器芯片，因此需要自行設計全加器并封裝成芯片使用。全加器的邏輯設計。首先先要寫出全加器的真值表，根據(jù)真值表設計邏輯電路。表2.2全加器真值表*YCISCO0000000110010100110110010101011100111111〔2〕列出邏輯表達式并化簡列出表2.1對應S、CO的卡諾圖，如圖：圖2.4全加器卡諾圖采用合并零并求反的化簡方法化簡。得到S和CO的邏輯表達式：S=(+ACI+BCI+AB)CO=(++)〔3〕全加器的邏輯電路選用根本的邏輯元件，按照上面兩個表達式連接電路，如圖2.5所示：圖2.5全加器邏輯電路圖〔4〕創(chuàng)立元件圖形符號完成了全加器的邏輯電路設計之后，為方便在其它電路模塊里應用，可將邏輯電路圖封裝成全加器芯片，該全加器芯片為三輸入二輸出芯片。該芯片符號如圖2.5所示。圖2.6全加器圖形符號加法器邏輯電路〔6〕功能仿真對創(chuàng)立的全加器器模塊進展功能仿真，驗證其功能的正確性，可用*ilin*Foundationf3.1編譯器Simulator模塊實現(xiàn)。仿真結果如圖2.7所示：圖2.7全加器仿真結果2.3仿真調試仿真調試主要驗證設計電路邏輯功能的正確性，本設計中主要采用功能仿真方法對設計的電路進展仿真?！?〕建立仿真波形文件及仿真信號選擇功能仿真時，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設置參數(shù)，對波形的現(xiàn)實比例進展調整?！?〕功能仿真結果與分析功能仿真波形結果如圖2.8所示，仿真數(shù)據(jù)結果如表2.3所示。通過對輸入數(shù)據(jù)進展人工計算并與仿真結果進展比照，可以看出功能仿真結果是正確的，進而說明電路設計的正確性。但是僅僅憑借波形的正確與否不能完全判定設計的合理性，因此在下載到硬件實現(xiàn)的過程中，還要考慮硬件配置的問題，例如硬件的時鐘脈沖是上升沿還是下降沿，因此在仿真時，要以硬件配置為依據(jù)，根據(jù)芯片的引腳，以及其它的硬件參數(shù)在設計好的電路的根底上進展模擬，這樣才能保證或者說減小下載到實際芯片后失敗的幾率。圖2.8陣列乘法器功能仿真波形結果表2.3陣列仿真數(shù)據(jù)輸入(t<=1us)電平G0A00A11A20A31A41A50B01B10B20B31B40B50經人工計算這個兩個六位二進制數(shù)011010*001001的結果為：與仿真結果完全一樣，因此可根本確定該電路設計合理正確。..>第3章編程下載與硬件測試編程下載利用COP2000仿真軟件的編程下載功能，將得到.bit文件下載到*CV200實驗板的*CV200可編程邏輯芯片中。3.2硬件測試及結果分析利用*CV200實驗板進展硬件功能測試。陣列乘法器的輸入數(shù)據(jù)通過*CV200實驗板的輸入開關實現(xiàn)，輸出數(shù)據(jù)通過*CV200實驗板的數(shù)碼管實現(xiàn)，其對應關系如表3.1所示。表3.1*CV200實驗板信號對應關系引腳作用*CV200芯片引腳信號*CV200實驗板被乘數(shù)A0K4：0A1K4：1A2K4：2A3K4：3A4K4：4A5K4：5乘數(shù)B0K3：0B1K3:1B2K3：2B3K3：3B4K3：4B5K3：5接地GK4：7輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個測試輸出結果，即用*CV200實驗板的開關K0和K1控制數(shù)據(jù)輸入，同時觀察數(shù)碼管的顯示結果，得到如圖3.1所示的硬件測試結果。圖3.1硬件測試結果圖經人工計算驗證可以看出硬件測試結果是正確的，說明電路設計完全正確，由此可知結果驗證正確，間接補碼陣列乘法器設計成功。..>參考文獻[1][M].：東北大學出版社，2001[2]王愛英.計算機組成與構造(第4版)[M].：清華大學出版社，2006[3]范延濱.微型計算機系統(tǒng)原理、接口與EDA設計技術[M].：北京郵電大學出版社，2006[4]莫正坤.計算機組成原理[M].：華中理工大學出版社,1996[5]江國強.EAD技術習題與實驗[M].：電子工業(yè)出版社，2005[6]百中英.計算機組成原理(第三版)[M].：科學出版社，2005[7]柳春風.電子設計自動化〔EAD〕教程[M].：北京理