《數(shù)字系統(tǒng)設計》第二章 EDA開發(fā)軟件與硬件平臺

第二章EDA開發(fā)硬件與軟件平臺本章目錄硬件平臺：Altera的可編程器件

軟件平臺：Altera的Quartus軟件1、可編程邏輯器件本節(jié)內(nèi)容PLD的發(fā)展PLD的分類CPLD與FPGA的對比FPGA/CPLD相對MCU的優(yōu)勢FPGA發(fā)展趨勢1、可編程邏輯器件使用基于SOPC的NiosII+ARM方案，在一片PLD芯片上即可構(gòu)成高性能CPU使用集成IC（基本為74系列）搭建的具備簡單功能的CPU托在掌心的FPGA核心板1、可編程邏輯器件PLD器件正往超高速、高密度、低功耗、低電壓方向發(fā)展。1.1PLD的發(fā)展：PLA→PAL→GAL →FPGA；→EPLD→CPLD。年代公司產(chǎn)品代表特點20世紀70年代*PLA熔絲編程20世紀70年代末AMDPAL基于CMOS技術20世紀80年代初LatticeGAL可重復編程20世紀80年代中XilinxFPGA查找表技術20世紀80年代中AlteraEPLD電可擦除20世紀80年代末LatticeCPLD同期出現(xiàn)ISP技術1、可編程邏輯器件大的PLD生產(chǎn)廠商最大的PLD供應商之一FPGA的發(fā)明者，最大的PLD供應商之一ISP技術的發(fā)明者提供軍品及宇航級產(chǎn)品1、可編程邏輯器件兩大生產(chǎn)廠商產(chǎn)品Altera：FPGA:Cyclone、CycloneIIStratix、StratixII等CPLD:MAX7000、MAX3000系列(EEPROM工藝)

Xilinx：FPGA:Spartan系列Virtex系列CPLD:XC9500系列（Flash工藝）

在相對低端的產(chǎn)品器件中，Alrera的Cyclone系列比Xinlinx的Spartan強大；而在高端的產(chǎn)品器件中，Xinlinx的Virtex系列比Alrera的Stratix優(yōu)勢更加明顯。1、可編程邏輯器件基于乘積項技術的PLD

（CPLD）基于查找表技術的PLD

（FPGA）1.2PLD的分類與陣列固定，或陣列可編程與陣列、或陣列均可編程與陣列可編程，或陣列固定1.2.1基于乘積項技術的PLD①與陣列固定，或陣列可編程ABCO1O2O3

這一類型的代表器件是可編程只讀存儲器PROM（ProgrammableReadOnlyMemory）。如右圖是一個8×3陣列結(jié)構(gòu)。因為與陣列固定，輸入信號的每個組合都固定連接，所以與門陣列為全譯碼陣列。若利用PROM來實現(xiàn)邏輯函數(shù)，則會隨著輸入信號的增加，使得芯片面積變大，利用率和工作速度降低等情況發(fā)生。1.2.1基于乘積項技術的PLD①與陣列固定，或陣列可編程

用PROM完成半加器邏輯陣列1.2.1基于乘積項技術的PLD②與陣列、或陣列均可編程這一類型的代表器件是可編程邏輯陣列（ProgrammableLogicArray，PLA），在可編程邏輯器件中，其靈活性最高。由于它具有與或陣列均能編程的特點，在實現(xiàn)函數(shù)時，只需要形成所需的乘積項，使陣列規(guī)模比輸入數(shù)相同的與陣列固定、或陣列可編程的PROM小得多。它是將ROM地址譯碼器的全譯碼改為部分譯碼，使得譯碼器矩陣大大壓縮。這有利于提高器件的利用率，節(jié)省硅片的面積。ABCO1O2O31.2.1基于乘積項技術的PLD③與陣列可編程，或陣列固定這一類型的代表器件是可編程邏輯（ProgrammableArrayLogic，PAL）和通用陣列邏輯（GenericArrayLogic，GAL）。這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出，如右圖，每個輸出對應的乘積想有兩個。在典型的器件中，乘積項可達8個，在高密度PLD中乘積項可高達幾十個。ABCO1O2O31.2.1基于乘積項技術的PLDCPLD內(nèi)部結(jié)構(gòu)1.2.1基于乘積項技術的PLDCPLD內(nèi)部結(jié)構(gòu)宏單元（Marocell)宏單元是PLD的基本結(jié)構(gòu)，由它來實現(xiàn)基本的邏輯功能。上圖中蘭色部分是多個宏單元的集合（因為宏單元較多，沒有一一畫出）。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設定集電極開路輸出，擺率控制，三態(tài)輸出等?？删幊踢B線（PIA)可編程連線負責信號傳遞，連接所有的宏單元。I/O控制塊上圖左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時鐘，清零和輸出使能信號，這幾個信號有專用連線與PLD中每個宏單元相連，信號到每個宏單元的延時相同并且延時最短1.2.1基于乘積項技術的PLD

宏單元結(jié)構(gòu)1.2.1基于乘積項技術的PLD

宏單元結(jié)構(gòu)左側(cè)是乘積項陣列，實際就是一個與或陣列，每一個交叉點都是一個可編程熔絲，如果導通就是實現(xiàn)“與”邏輯。后面的乘積項選擇矩陣是一個“或”陣列。兩者一起完成組合邏輯。圖右側(cè)是一個可編程D觸發(fā)器，它的時鐘，清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用內(nèi)部邏輯（乘積項陣列）產(chǎn)生的時鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。1.2.2基于查找表技術的PLD

基于查找表技術（Look-Uptable）的PLD芯片，我們也可以稱之FPGA，查找表簡稱為LUT，本質(zhì)上就是一個RAM。目前FPGA中多用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16×1的RAM。當用戶通過原理圖或HDL語言描述一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個信號進行邏輯運算就相當于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。輸入內(nèi)容轉(zhuǎn)換地址尋址查表結(jié)果輸出1.2.2基于查找表技術的PLD下圖是一個4輸入與門的例子：FLEX10K內(nèi)部結(jié)構(gòu)...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC邏輯單元LE...IOCIOC...IOCIOCIOCIOC...快速通道互連邏輯陣列塊(LAB)，由8個LE組成IOCIOC...IO單元(1)邏輯陣列LAB是由一系列的相鄰LE構(gòu)成的(2)邏輯單元LE結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進位鏈級聯(lián)鏈查找表

(LUT)清零和預置邏輯時鐘選擇進位輸入級聯(lián)輸入進位輸出級聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4(3)快速通道(FastTrack)和I/O單元與專用輸入端口1、可編程邏輯器件1.3CPLD與FPGA的對比CPLDFPGA內(nèi)部結(jié)構(gòu)Product－termLook－upTable程序存儲內(nèi)部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源－EAB，鎖相環(huán)保密性可加密一般不能保密1、可編程邏輯器件并行編程，運行速度快定制設計，具有很大靈活性，改變軟件即可改變硬件集成鎖相環(huán),倍頻頻率高IO管腳多,容易實現(xiàn)大規(guī)模系統(tǒng)大量IP軟核,方便二次開發(fā)功能開發(fā)上是軟件實現(xiàn)的，物理機制卻和純硬件電路一樣，抗強電磁干擾十分可靠1.4FPGA/CPLD相對MCU的優(yōu)勢以下將就并行運行與定制設計兩方面舉例說明1、可編程邏輯器件①相對于MCU，在一些多任務的高速時序數(shù)字系統(tǒng)中，CPLD/FPGA并行運行的速度優(yōu)勢尤其明顯。例如：以8位色60幀的速度驅(qū)動640*480分辨率的VGA顯示器顯示一幅靜態(tài)圖像所需的最小處理速度：640*480*60=18.43M/s考慮VGA時序中的附加幀首等，實際需要的處理速率約為25M/s若以普通單片機實現(xiàn)，若每個時鐘周期處理一條指令（實際部分指令需要多個時鐘周期），則工作于25MHz頻率下的單片機除驅(qū)動顯示器外，基本沒有空余資源可執(zhí)行其它控制任務。若以普通FPGA實現(xiàn)，同樣假定每個時鐘周期處理一條指令，則采用25MHz晶振的FPGA只需分出一條線程驅(qū)動顯示器，其它控制任務可以并行執(zhí)行不受影響。若采用內(nèi)置鎖相環(huán)倍頻，則時鐘源頻率還可進一步下降。VGA顯示其他模塊CLKVGA鍵盤控制其他模塊……CLK1、可編程邏輯器件②FPGA/CPLD的定制設計，具有極大的自由性，接口資源、總線位寬等均可按需要定制。

而MCU的數(shù)據(jù)位寬、硬件資源都是固定的，無法根據(jù)現(xiàn)實需要靈活修改。上一個VGA顯示的例子中，若顯示的圖像由外部IO口傳輸，對于高端32位單片機接收一幅圖像所需時間：640*480/32=9600個時鐘周期。

對于普通FPGA，若定義128位寬的管腳并行接收一幅圖像，所需時間：640*480/128=2400個時鐘周期。只要具有足夠的空余IO口與可編程邏輯門資源，在一塊FPGA/CPLD芯片上可以根據(jù)實際需要，定制出任意個數(shù)的串行口、PWM信號輸出口等，以滿足實際系統(tǒng)的需求。1、可編程邏輯器件①IP核擴充（IntellectualPropertycore）1.5FPGA發(fā)展趨勢IP核實現(xiàn)PCI接口擴充IP核實現(xiàn)以太網(wǎng)接口擴充IP核擴充實例1.5FPGA發(fā)展趨勢

具有1588定時控制和可編程上行鏈路功能的以太網(wǎng)MAC內(nèi)核和交換矩陣內(nèi)核知識產(chǎn)權(IP)是由MorethanIPGmbH開發(fā)。

憑借IP核擴展的靈活性很容易修改而迎合其它系統(tǒng)及快速變化的市場需求。

MorethanIP企業(yè)系統(tǒng)基于Altera的StratixIIFPGA開發(fā)的簡單高性價比IEEE1588的交換機。Altera的StratixIIFPGA1、可編程邏輯器件②片上可編程系統(tǒng)（SystemOnaProgrammableChip，SOPC）1.5FPGA發(fā)展趨勢用可編程邏輯技術把整個系統(tǒng)放到一塊硅片上，稱作SOPC。

可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設計方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編程的功能。一般概括其特點為:

至少包含一個嵌入式處理器內(nèi)核；具有小容量片內(nèi)高速RAM資源；豐富的IPCore資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口；可能包含部分可編程模擬電路；單芯片、低功耗、微封裝。片上可編程系統(tǒng)實例1.5FPGA發(fā)展趨勢ALTERA推出的NIOSII架構(gòu)SOPC解決方案XIlinx推出的MicroBlaze架構(gòu)SOPC解決方案1、可編程邏輯器件③高速I/O接口控制器1.5FPGA發(fā)展趨勢以Altera公司的StratixIVGTFPGA為例PC上使用的PCI-E接口控制器能夠提供5GB/s的帶寬，通常用于接駁顯卡或其它需要高速傳輸數(shù)據(jù)的硬件?；贔PGA的PCI-E開發(fā)板PCI-E接口核心FPGA高速I/O接口控制器實例1.5FPGA發(fā)展趨勢1、可編程邏輯器件④高性能DSP應用1.5FPGA發(fā)展趨勢FPGA內(nèi)嵌DSP核心FPGA實現(xiàn)DSP算法上圖為使用FPGA實現(xiàn)的視頻編碼/解碼算法的實現(xiàn)示意圖基于FPGA/CPLD的DSP算法設計實例1.5FPGA發(fā)展趨勢內(nèi)嵌DSP的FPGA在高速圖像處理應用1.5FPGA發(fā)展趨勢FPGA內(nèi)嵌DSP核心實例日立國際電氣公司基于Xilinx推出的VIRTEX-5系列FPGA，開發(fā)了高分辨率、快幀速率、圖像質(zhì)量好、效率高并且速度快的KP系列工業(yè)相機。

VIRTEX-5系列FPGA內(nèi)嵌的DSP在實現(xiàn)高分辨率、小尺寸以及圖像校正功能（如彩色相機的白平衡和獨立六色顏色修正）等方面起到了關鍵作用。2、Quartus軟件本節(jié)內(nèi)容1.QuartusIIFeatureOverview2.QuartusIIDesignMethodology3.QuartusIIProjects4.QuartusIIDesignEntry5.QuartusIICompilation6.QuartusIISimulation7.ExerciseQuartusIIOperatingenvironmentMainToolbar&ModesToResetViews:ToolsToolbars>ResetAll;RestartQuartusIIWindow&newfilebuttonsCompilerReportFloorplansExecutionControlsDynamicmenus

2.1QuartusIIFeaturesFully-IntegratedDesignToolMultipleDesignEntryMethodsLogicSynthesisPlace&RouteSimulationTiming&PowerAnalysisDeviceProgrammingMoreFeaturesQsysDesignToolNativeLink?3rd-PartyEDAToolIntegrationIntegratedEmbeddedSoftwareDevelopmentSignalTap?II&SignalProbe?DebugToolsRTLViewerGraphicallyRepresentsResultsofSynthesisSchematicViewHierarchyListHierarchyListToolbarRTLViewerUsesVisuallyCheckingInitialHDLSynthesisResultsBeforeAnyQuartusIIOptimizationsLocatingSynthesizedNodesforAssigningConstraintsDebuggingVerificationIssuesReadingVQM/EDIFNetlistFilesStartingRTLViewerRunAnalysis&Elaboration(ProcessingMenuor)AnyProcessingthatPerformsElaborationOpenRTLViewerToolsMenuorDisplaysLastSuccessfulCompilationOptimizationSynthesis:Speed，Blanced，Area。BlancedisadaptabletoAPEX，Cyclone，Stratix，StrtaixII，MaxII.ItcankeepFmaxandreduceresource.P&R:Standard，F(xiàn)ast，AutoStandard:ReduceFmaxFast:ReduceP&RtimeAuto:StoppedattimingsatisfactionPowerEstimationAftercompilation，click“GeneratePowerEstimationFile”,andgenerate.pwr.rpt,whichcanbeimportedtoExcel.2.2DesignMethodologyPLDDesignFlowQuartusDesignFlowPLDDesignFlowSynthesis-TranslateDesignintoDeviceSpecificPrimitives-OptimizationtoMeetRequiredArea&PerformanceConstraints-Precision,Synplify,QuartusIIDesignSpecificationPlace&Route-MapPrimitivestoSpecificLocationsinsideTargetTechnologywithReferencetoArea&PerformanceConstraints-SpecifyRoutingResourcestoBeUsedDesignEntry/RTLCoding-BehavioralorStructuralDescriptionofDesignRTLSimulation

-

FunctionalSimulation(Modelsim?,QuartusII)-VerifyLogicModel&DataFlow(NoTimingDelays)

LEM512M4KI/OPLDDesignFlowTimingAnalysis-VerifyPerformanceSpecificationsWereMet-StaticTimingAnalysisGateLevelSimulation-

TimingSimulation-VerifyDesignWillWorkinTargetTechnology

PCBoardSimulation&Test-

SimulateBoardDesign-Program&TestDeviceonBoard-UseSignalTapIIforDebuggingtclkQuartusDesignFlow返回2.3QuartusIIProjectsDescriptionCollectionofRelatedDesignFiles&LibrariesMustHaveatLeastOneDesignatedTop-LevelEntityTargetaSingleDeviceorCanBePartitionedintoMultipleDevicesStoreSettingsinQuartusSettingsFile(.QSF)CreateNewProjectswithNewProjectWizardCanBeCreatedUsingTclScriptsAddDesignFilesGraphic(.BDF,.GDF)AHDLVHDLVerilogEDIFNotes:FilesinprojectdirectorydonotneedtobeaddedAddtoplevelfileiffilename&entitynamearenotthesameAddUserLibraryPathnames&FilesAddFilesAddUserLibraryPathsUserLibrariesMegaCore?/AMPPSmLibrariesPre-CompiledVHDLPackagesUserLibrariesChooseEDAToolsAddorChangeSettingsLaterEDAToolSettingsAutoDeviceorChooseaSpecificDeviceChoosetheDeviceFamilyDeviceSelectionUseFiltersforAutoSelectionorPickingaSpecificDeviceDeviceSelectionReviewResults&ClickonFinishDone!AssignmentsMenuAccessesAllAssignments&SettingsOpensSettingsDialogBoxEditingProjectSettingsAssignmentsSettingsChangeSettingsRenameAdd/RemoveFilesLibrariesVHDL‘87,‘93?Verilog‘95,‘01?EDAToolSettingsTimingSettingsCompilerSettingsSimulatorSettingsDisplaysProjectHierarchyafterProjectIsAnalyzedUsesSetTop-LevelEntityMakeAssignmentsLocateinDesignFiles,FloorplanorChipEditorViewResourceUsageDrag&DropHierarchicalBlocksProjectNavigator–HierarchyTabSelect&

Right-ClickProjectNavigator–FilesTabShowsAllFilesinProjectAllSourceFilesAppearunderDesignFilesUsesOpenFilesRemoveFilesfromProjectSetNewTop-LevelEntityProjectNavigator-DesignUnitsTabDisplayseachDesignUnit&TypeVHDLEntityVHDLArchitectureVerilogModuleAHDLSubdesignBlockDiagramFilenameDetailstheFilewhichInstantiatesDesignUnitProjectFilesQuartusProjectFile(QPF)QuartusIIVersionTimeStampActiveRevisionQuartusDefaultFile(QDF)ProjectDefaultsName:assignment_defaults.qdfLocalorBinDirectoryLocalReadFirstSummaryUseProjectWizardtoCreateNewProjectsUseAssignmentsMenuDialogBoxestoEditExistingProjectSettingsEditThird-PartyToolsUseProjectNavigatortoStudyFile&EntityRelationshipswithinProject2.4DesignEntryMethodsQuartusIITextEditorAHDL,VHDL,VerilogMemoryEditorHEX,MIFSchematicDesignEntry3rd-PartyEDAToolsEDIFHDLVQMMixing&MatchingDesignFilesAllowedTextDesignEntryAvailableFeaturesLineNumberingintheHDLTextFilesPreviewofHDLTemplatesSyntaxColoringWhenEditingaTextFile,anAsterisk(*)AppearsNexttotheFilenameAsteriskDisappearsafterSavingtheFileEnterTextDescriptionAHDL(.TDF)VHDL(.VHD)Verilog(.V)Verilog&VHDLVHDL-VHSICHardwareDescriptionLanguage1987&1993IEEE1074StandardsSupportedVerilog-1995&2001IEEE1364StandardHDLCreateinQuartusIIoranyStandardTextEditorUseQuartusIIIntegratedSynthesistoSynthesizeViewSupportedCommandsinOn-LineHelpLearnmoreaboutHDLinAlteraHDLCustomerTrainingClassesAHDLAlteraHardwareDescriptionLanguageHigh-LevelHardwareBehaviorDescriptionLanguageUsedinAlteraMegafunctionsUsesBooleanEquations,ArithmeticOperators,TruthTables,ConditionalStatements,etc.CreateinQuartusIIoranyStandardTextEditorHDLTemplatesMenuBar:EditInsertTemplate…orClickontheShortcutButtonSelectLanguage.SelectTemplateSection.PreviewWindowDisplaySectionQuartusIIOptionsToolsOptions...SchematicDesignEntryFull-FeaturedSchematicDesignCapabilitySchematicDesignCreationDrawSchematicsUsingLibraryFunctions(Blocks)Gates,Flip-flops,Pins&OtherPrimitivesAlteraMegafunctions&LPMsCreateSymbolsoutofVerilog,VHDL,orAHDLDesignFilesConnectAllBlocksUsingWires&BussesSchematicEditorUsesCreateSimpleTestDesignstoUnderstandtheFunctionalityofanAlteraMegafunctionPLL,LVDSI/O,Memory,Etc…CreateTop-LevelSchematicforEasyViewing&ConnectionUsetheQuickLinkorFileNewSchematicFileFile

Extension

Is.BDFCreateSchematicOpentheSymbolWindow:UsetheToolbarorDoubleClickSchematicBackgroundLocalSymbolsCreatedfromMegaWizardorDesignFilesLibrarySymbolsInsertSymbolsDrawWires,Buses,orConduitConnectWires&BusesFileCreate/UpdateCreateSymbol…Note:SchematicCanBeConvertedtoaSymbol&UsedinotherSchematicsSymbolCreatedinProjectDirectoryCreateSymbolsBlockToolBlocksAreOptional&SupporttheConduitCapabilityOptionalBlockDesignEntityMegafunctionsPre-MadeDesignBlocksEx.Multiply-Accumulate,PLL,Double-DataRateBenefitsAccelerateDesignEntryPre-OptimizedforAlteraArchitectureAddFlexibilityTwoTypesAltera-SpecificMegafunctionsLibraryofParamerterizedModules(LPMs)IndustryStandardLogicFunctionsMegaWizardPlug-InManagerEasesImplementationofMegafunctions&IPMegaWizardExamplesMultiply-AddPLLDouble-DataRateMegaWizardOutputFileSelectionDefaultHDLWrapperFileSelectableHDLInstantiationTemplateVHDLComponentDeclaration(CMP)QuartusIISymbol(BSF)VerilogBlackBoxEDAInterfacesIntroductionInterfacewithIndustry-StandardEDAToolsthatGenerateaNetlistFileEDIF200VHDL’87or’93VerilogNativeLinkInterfaceProvidesSeamlessIntegrationwith3rd-partyEDASoftwareToolsToolsPassInformation/CommandsinBackgroundDesignersCanCompleteEntireDesigninOneToolComprisedofTwoComponentsExternalFilesWYSIWYG(WhatYouSeeIsWhatYouGet)ATOMNetlistFiles(EDIF,Verilog,VHDL)CrossReferenceFiles(Ex.XRF)TimingFiles(Ex.SDO)ApplicationProgrammingInterface(API)Pre-DefinedInterfaceofCommands/FunctionsEDAPartnersAPIExternalFilesNativeLinkVerificationToolsModelSim?ModelSim-AlteraCadenceVerilog-XLCadenceNC-VerilogCadenceNC-VHDLInnovedaBLAST

PrimeTime?

Synopsys?VCS&VSSMentorGraphics?Tau

SynopsysSciroccoSynthesisToolsLeonardoSpectrum?

PrecisionDesignCompilerFPGACompilerII?

FPGAExpress?

SynplifySynplifyProAmplifyThirdPartyToolSupportSummaryMultipleDesignEntryMethodsText(Verilog,VHDL,AHDL)ThirdPartyNetlist(VQM,EDF)SchematicMegaWizardRTLViewerSchematicDesignEntryisSimpleMegaWizardMakesItEasyImplementsManyDesignEntitiesinAHDL,Verilog,orVHDLMakesBestUseoftheDeviceArchitectureHasDirectLinktoMakeIPDownloadsEvenEasierSummary(cont.)2.5QuartusIICompilationSynthesisFittingGeneratingOutputTimingAnalysisOutputNetlistSimulationOutputNetlistsProgramming/ConfigurationOutputFilesControllingSynthesis&FittingTwoMethodstoControlLogicSynthesis&FittingOperationsSettingsProject-WideSwitchesAssignments(i.e.LogicOptions;Constraints)IndividualEntity/NodeControlsSettingsExamplesDeviceSelectionPinAssignmentsSynthesisOptimizationFitterOptimizationPhysicalSynthesisLocatedinSettingsDialogBox(AssignmentsMenu)AssignmentsSettingsSeveralOptionsControlCompilation&DeviceOptionsEditingSettingsChangeDeviceTypeSpecifyDevice&PinOptionsGeneralConfigurationProgrammingFilesUnusedPinsDualPurposePinsVoltageMigrationDevicesDeviceSelectionSmartCompilationUsedforIncrementalRe-CompilationSavesCompilerTimeUsesMoreDiskSpacePreserveNodeNamesDisableforVHDL/VerilogSynthesisCompilationProcessGlobalOptimizationGoalSelectSpeedvs.AreaorBalancedLogicReplacementReplaceLogicwithEquivalentMegafunctionStateMachineProcessingAuto,One-HotorMinimalBitSeedControlsInitialPlacementConfigurationDifferentSeedsGiveDifferentFmax

SynthesisOptionsSynthesisNetlistOptimizationsFurtherOptimizeNetlistsduringSynthesisTypesWYSIWYGPrimitiveResynthesisGate-LevelRegisterRetimingEnablingSynthesisOptimizationsCreated/ModifiedNodesNotedinCompilationReportTimingDrivenCompilationOptimizeInternalTimingOptimizeI/ORegisterPlacementCompilationSpeed/FitterEffortStandardFit(HighestEffort)FastFit(FasterCompilebutPossiblyLesserDesignPerformance)AutoFit(CompileStopsafterMeetingTiming)OneFittingAttemptSeedControlsInitialPlacementConfigurationFitterOptimizationsPhysicalSynthesisRe-SynthesisBasedonFitterOutputMakesIncrementalChangesthatImproveResultsforaGivenPlacementinAlteraDeviceCompensatesforRoutingDelaysfromFitterRoutingDelaysLargePartofTypicalCriticalPathDelayTypesCombinationalLogicRegistersRegisterDuplicationRegisterRetimingEnablingPhysicalSynthesisCreated/ModifiedNodesNotedinCompilationReportStartCompilationPerformFullCompilationStartAnalysis&ElaborationCheckSyntax&BuildDatabaseOnlyStartAnalysis&SynthesisSynthesizeCode&EstimateTimingStartFitterStartAssemblerStartTimingAnalysisStartI/OAssignmentAnalysisStartDesignAssistantProcessingOptionsStatusBarsScrolltoIndicateProgressMessageWindowDisplaysInformational,Warning,&ErrorMessagesHittheStartButtonStatus&MessageWindowsAllInformationIsContainedintheReportResourceUsageTimingAnalysisPinFileFloorplanViewCompilationReportSeveralSectionsDetailtheResourceUsageResourceUsageFloorplanAvailableViewsLastCompilationChipEditorTimingClosureUsesMakeAssignmentsViewPlacementViewConnectionsFloorplanViewCompilationSummaryCompilingaDesignCompilerSettingsSynthesis&FittingOptionsCompilationReportAssignmentsAssignmentEditorI/OAssignmentAnalysisManagingRevisions2.6QuartusIISimulationSimulatorMethod&FeaturesOverviewSimulatorSettingsVWFFileCreationSimulationOutput3rdPartySimulationSupportedSimulationMethodsQuartusIIVWF(VectorWaveformFile)PrimaryGraphicalWaveformFileVEC(VectorFile)Text-BasedInputFileSCF(SimulatorChannelFile)MAX+PLUSIIGraphicalWaveformFileTBL(TableFile)Text-BasedOutputFilefromQuartusIIorMAX+PLUSIITcl/TKScripting3rdPartySimulatorsVerilog/VHDLTestbenchSimulatorFeaturesSupports9SignalValues1 Forcing‘1’0 Forcing‘0’X ForcingUnknownU UninitializedZ HighImpedanceH Weak‘1’L Weak‘0’W WeakUnknownDC Don’tCareSimulatorFeatures(cont.)PerformsPowerGauge?AnalysisConvertsVWFintoHDLTestbenchGeneratesHDLTestbenchTemplateSupportsBreakpointsPerformsAutomaticallyAddingOutputPinstoOutputWaveformFileCheckingOutputsatEndofSimulationSimulatorSettingsModeInputFilePeriodOptionsAssignmentsSettingsSimulatorSimulatorModeFunctionalTy