軟件及手冊安路科技AL3S10FPGA

安路科技安路科技 簡 AL3S10器件資 AL3S10器件特 硬件設(shè) AL3S10LG144引腳列 AL3S10NG88引腳列 AL3S10LG144封裝尺 AL3S10NG88封裝尺 AL3S10LG144最小硬件系 AL3S10NG88最小硬件系 建立工 特殊IP使 2018220182安路科技AL3S10器件器件特色64MbSDRAM空48塊9KbRAM（EMB9K）,232Kb318x189X9

2個PLLs1主模式串行SPIJTAGIEEE-IEEE-安路科技安路科技AL3S10器件器件特色1-1AL3S10GeneralNumberofNumberofNumberofDis-RamNumberofEMBNumberofEMB22TotalEBRNumberof33TotalConfigurationSRAM22Low-skewgclockinEM2MX2MXUserIO81umuser表1-2AL3S10FPGAeLQFP144(18x18,0.4mm（ (10x10,0.4mm安路科技安路科技AL3S10器件安路的AL3S10FPGA，是基于安路成熟可靠的低成本、低功耗可編程FPGAAL3A10，采用的3D合封技術(shù)，與一塊2MX32bits的SDRAM合封而成。內(nèi)置64MbSDRAM空間，32位數(shù)據(jù)總線寬度，最高200Mhz工作頻率，最大讀寫帶寬高達(dá)800MB/s48EMB9KRAMRAM512x18,1Kx92Kx4,4Kx28Kx1232KbRAMRAMRAM2Kx16更小封裝，IO,更利于PCB布線的引腳排QFN88EPAD60IO，4個可復(fù)用16TrueLVDSeLQFP1440.4mm18mmXQFN880.4mm10mmX優(yōu)化的引腳排布，使得只需要兩層PCB即可輕松使用器件所有支持簡單低成本的SPIFLASHFLASH硬件

安路科技AL3S10器件硬件設(shè)計表2-1AL3S10LG144FPGAIO（注1通用2通用3通用4通用5通用6是通用IO（注7通用8是通用IO（注9是上電配通用CCLK（是通用IO（注是通用IO（注（注是啟動配是通用是通用通用通用是3.3VBANK1電是是GCLKIO_1（注通用通用通用通用是3.3VBANK2電通用通用DPCLKIO_2（注通用通用通用通用通用通用通用是1.2VPLL1是1.2V電GPLL0_CLKIN0（注通用通用是3.3VBANK3電通用通用通用通用通用是1.2V電通用是3.3VBANK3電是地通用通用通用通用通用是3.3VBANK3電通用通用通用通用通用通用是1.2V電是3.3VBANK3電通用通用通用是3.3VBANK4電通用通用通用是3.3V輔助通用通用通用通用通用通用通用通用通用通用是3.3VBANK5電通用通用通用通用通用通用通用通用通用通用通用是3.3VBANK6電通用通用通用通用通用通用通用通用通用通用通用通用通用是1.2VPLL2通用通用通用通用是3.3VBANK7電通用通用是1.2V電通用通用是3.3VBANK7電通用通用通用通用通用通用通用通用通用通用通用是1.2V電通用通用通用是3.3VBANK8電通用通用是3.3VBANK8電通用通用通用是1.2V電通用是接注1(CCLK)：有另外一個通用IO與該腳相連，當(dāng)上電配置后，用戶可使用用戶邏輯產(chǎn)生CCLK,FLASH。注2(PROGRAMN)：如果用戶需要在上電后，控制用戶代碼觸發(fā)FPGA重新配置，則需要將該PROGRAMN與一通用IO相連，當(dāng)相連IO拉低則觸發(fā)FPGA重配置。注意在正常工作狀態(tài)，保持該IO為高電平。3：在上電配置后，這些引腳可以作為用戶IO注4：參考AL3FPGA手冊可知，DPCLK,GCLKIO,GPLL_CLKIN均可作為PLL時鐘輸注6：除了IOBANK5，其他BANK均有IO被SDRAM使用，因此BANK1，1.2V，1.5V，1.8V，2.5V，3.3VIO電平。

安路科技AL3S10器件硬件設(shè)計2-2AL3S10NG88FPGA（注1通用2通用3是通用IO（注4通用5是通用IO（注6是上電配CCLK（注7是通用IO（注8是通用IO（注MSPI（注9是啟動配是是通用是是GCLKION_2（注通用通用通用DPCLKIO_2（注通用是3.3VIO通用通用通用通用是1.2VPLL1（注通用通用通用通用通用是1.2V電是3.3VIO是地通用是3.3VIO通用通用是3.3VIO是1.2V電通用通用通用通用通用通用是3.3V輔助電通用通用通用通用通用通用是3.3VIO通用通用通用通用通用是3.3VIO通用MSEL2(注是通用通用通用通用通用通用通用是1.2VPLL2是1.2V電通用通用通用是3.3VIO通用通用通用通用是3.3VIO通用IO通用IO通用IO通用IO通用IO通用是3.3VIO通用IO通用是3.3VIO是注1(CCLK)：有另外一個通用IO與該腳相連，當(dāng)上電配置后，用戶可使用用戶邏輯產(chǎn)CCLK,FLASH注2(PROGRAMN)：如果用戶需要在上電后，控制用戶代碼觸發(fā)FPGA重新配置，則需要將該PROGRAMN一通用IO連，當(dāng)相連IO低則觸發(fā)FPGA置。注意在正常工作狀態(tài)，保持該IO為高電平。安路科技AL3S10器件硬件設(shè)計3：在上電配置后，這些引腳可以作為用戶IO用注4：參考AL3FPGA手冊可知，DPCLK,GCLKIO,GPLL_CLKIN均可作為PLL時鐘輸入，輸注5：這些引腳為最小系統(tǒng)需求，必須保證這些引腳正確連接，才能正常工作6：MSEL2程序加載模式選擇引腳，默認(rèn)情況使用主動串行模式，將該引腳直接拉低到GND.注7：如果要使用SDRAM，則BANK都必須使用3.3VIO電壓。

安路科技AL3S10器件硬件設(shè)計AL3S10LG144FPGA要正常工作，需要保證如表2-1所示的最小系統(tǒng)需要相關(guān)的引腳都正 AL3S10NG88FPGA要正常工作，需要保證如表2-2所示的最小系統(tǒng)需要相關(guān)的引腳都正 安路安路科AL3S10器件使用向?qū)О猜房萍及猜房萍糀L3S10器件3AL3S102MX32bitSDRAM200Mhz800MB/s。SDRAMFPGA通過深度整合，所以如果要使用SDRAM，只需要在頂層實例化如下IP模塊即可。該IP的原型如下AL_PHY_SDRAM_2M_32 //SDRAM行選 //SDRAM列選 //SDRAMBANK地 //SDRAM數(shù) SDRAM數(shù)據(jù)1bit位表3-1SDRAM數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP安路安路科AL3S10器件使用向?qū)О舶猜房艫L3S10器件使用向?qū)?shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP數(shù)據(jù)腳IP地址腳IP地址腳IP地址腳IP地址腳IP地址腳IP地址腳IP地址腳IP安路科安路科AL3S10器件使用向?qū)О舶猜房艫L3S10器件使用向?qū)У刂纺_IP地址腳IP地址腳IP地址腳IPBANKIPBANKIP寫使IP行選IP列選IP時IP片固定拉數(shù)據(jù)0-7固定拉數(shù)據(jù)8-15固定拉數(shù)據(jù)16-23固定拉數(shù)據(jù)24-31固定拉時鐘使固定拉4使用向后，Pr