另外一個老師課件-3篇章

通常按以下步驟處理：逐級列出電路中各輸出端邏輯函數(shù)式，寫出電路的最后輸出函數(shù)，逐個不漏的列出。然后用列真值表或計算方法得出各種輸入情況下的結(jié)果，由結(jié)果得出電路功能結(jié)論。例1

請分析下面邏輯電路的邏輯功能。解：由于電路是多輸入/單輸出電路，所以輸出函數(shù)為：4位二進制碼輸入輸出A3A2A1A0Y000000001000101A3

A1

A0A3

A2

A03

1A

A

A000110010010101001101011101000110010101001011011001110101110011110從真值表可知：當(dāng)輸入的4位二進制碼小于等于8時，能被2整除；而輸入二進制碼大于等于8時，能被4整除的一個除法電路。2.組合電路設(shè)計設(shè)計是分析的反過程,通常實現(xiàn)的功能要求是給定的,在選定門電路種類后,能設(shè)計出完成該功能的具體電路。一般設(shè)計過程為：根據(jù)題意或給定功能要求找出輸入和輸出邏輯變量；列出真值表；求出各個輸出的最簡與—或表達式（建議用卡諾圖法）；用規(guī)定的邏輯符號畫出整個邏輯電路圖。例2

設(shè)計一個4位二進制代碼輸入時，能檢測8421BCD偽碼的組合邏輯電路。解：分析設(shè)計要求,輸入是4變量，設(shè)為A3A2A1A0，一個檢測結(jié)果設(shè)為Y。由于邏輯關(guān)系比較簡單，所以直接填卡諾圖，得出結(jié)果。假定輸入4位碼是8421碼時，輸出為“0”，反之輸出為“1”，其卡諾圖

。000000001

11

10

01

3

A2

)

A3

A2

Y

(

A3

,

A2

,

A1

,

A0

)

A3

A2二、編將一個特定對象編制成一組二進制碼的組合邏輯電路。如一個單位、一戶家庭、一個部門、一個運動員等都將用一組n位的十進制代碼表示。實現(xiàn)代碼表示的具體電路就是編

。1.基本編如將4個開關(guān)量編制成4組二位二進制代碼時。真值表為：編

輸入二位碼輸出W0W1W2W3Y1Y0100000010001001010000111真值表說明：（1）同一時間只允許1個編碼對象輸入，其余不能輸入；（2）一個對象和一組代碼相對應(yīng)。00代表W0、01代表W1、10代表W2、11代表W3；二位代碼輸出中每位的函數(shù)為：編

輸入二位碼輸出W0W1W2W3Y1Y0100000010001001010000111Y

W

W

W

0W1120312W3W

W

WY0

W

0W1W

2

W

3

W

0

W

1W

2W3利用同時不能出現(xiàn)二個以上編碼對象的約束條件，化簡后得：Y1

W

0

W

1W2

W

3

W

0

W

W

0

W

1

W

W

0

W

1W

3W2

(W0

W

0

W

1W

2W3

(W0

W2

W3同理：Y0

W1

W32

W

0

W

1W

W

3

W編碼輸入Y1Y0W000W101W210W3114線—2線編2.二進制編它將2n個輸入對象，分別編制成n位二進制代碼輸出。41003.二-十進制編這種編

是將十進制的10個數(shù)字分別編制成4位BCD碼輸出的電路。電路基本框圖為：由于編碼方案非常多（8421、5421、2421、碼等），因此編的電路也有多種多樣。4.優(yōu)先編這種編

同時允許輸入二個以上的編碼對象，但任一時刻只對其中優(yōu)先權(quán)最高的輸入實現(xiàn)編碼。優(yōu)先權(quán)的高低在設(shè)計

先約定，好象人們處理事務(wù)時的輕重緩急一樣。例1設(shè)計一個將十進制10個數(shù)字按8421BCD方案編碼的優(yōu)先編碼器。設(shè)計時設(shè)定低電平有輸入，4位BCD反碼輸出。（大數(shù)優(yōu)先）解：根據(jù)設(shè)計要求，列出真值表編

輸

入BCD

碼輸出W9W8W7W6W5W4W3W2W1W0Y3Y2Y1Y011111111101111111111110×111011111110××11011111110×××1100111110××××101111110×××××10101110××××××1001110×××××××100010××××××××01110×××××××××0110Y3

W9W8

W9

W9

W8Y3

W8

W9Y2

W9W8

(W4

W5

W

(W9W8

)W4

W9W8W5198

)

5W4W3

WY0

W9W8

(W7

W編 輸

入BCD碼輸出W9W8W7W6W5W4W3W2W1W0Y3Y2Y1Y011111111101111111111110×111011111110××11011111110×××1100111110××××101111110×××××10101110××××××1001110×××××××100010××××××××01110×××××××××0110輸出代碼各位邏輯函數(shù)關(guān)系：10/4線8421BCD優(yōu)先

編

邏輯電路圖W0W1W2W34W10/48421BCD碼W5

優(yōu)先編W6W7

W8W9Y3Y21YY0三、譯它是編碼的反過程。即：將二進制代碼所代表的特定對象還原出來的電路。根據(jù)還原（翻譯）對象的不同，分為二進制譯（變量譯

）和二—十進制譯（顯示譯

、碼制變換譯）兩種。1.

基本譯電路將二進制代碼代表的各種特定對象還原出來的電路。電路的輸入是

n位二進制代碼，輸出為種特2n定對象，電路是一個2/4譯碼器的邏輯電路，2位二進制碼A1、A0為輸入，4個輸出。EN

是電路工作還是不工作的使能控制端，低電平使能（工作），高電平（不工作）從電路圖分析工作原理時，可以寫出每個輸出邏輯函數(shù)表達式，列出真值表得出。Y

3

A1

A0Y

2

A1

A0Y

1

A1

A0Y

0

A1

A0得到2/4譯

真值表譯碼輸入譯 輸出ENA1A0Y3Y2Y1Y01××11110001110001110101010110110111簡化邏輯圖表示2.

二進制譯將n位二進制代碼代表的

2n種特定對象還原出來的電路。電路的輸入是

n位二進制代碼，輸出為種特2n定對象，如2線-4線，3-8，4-16等譯

。它用在計算機的信息 地址分配上。3.

二—十進制譯將輸入的BCD碼翻譯成0～9十進制十個數(shù)字的組合邏輯電路，譯碼后的結(jié)果用顯示器顯示出來，所以，又稱顯示譯

和碼制變換譯多種。顯示器簡介點陣式顯示器分段式顯示器（半導(dǎo)體、液晶）（1）點陣式顯示器要點亮某一個字形時，只要點亮這個字形的有關(guān)點就行。用的最多的地方是車站、機場、馬

的 牌等。（2）分段顯示器半導(dǎo)體分段式和液晶分段式兩種分段式顯示器顯示5字型公共電極d

c b

a公共電極e

fg

ha“0”公共極接地R發(fā)光二極管（LED）分段式顯示器“1”aR公共極接VCC=5V共陽極共陰極顯示字形時的基本筆劃液晶分段式（LCD）顯示器：低電源、低功耗，目前使用日益普遍。它利用流動性有機化合物的奇特光學(xué)特性而發(fā)光。例：試用非門和或非門設(shè)計一個

8421BCD碼輸入的驅(qū)動共陰極七段半導(dǎo)體數(shù)碼管的二—十進制譯。解：由于顯示器為七段半導(dǎo)體數(shù)碼

管，所以譯

的輸出為七個輸出，四位BCD碼輸入，設(shè)計電路如下框圖所示：二—十進制譯agDCBA由于是共陰極，所以，譯輸出應(yīng)為高電平才能點亮某段數(shù)碼管。用卡諾圖化簡，得出輸出七段的邏輯函數(shù)式（由于用或非門且驅(qū)動共陰極，所以用包圍“0”方格，求或與式的最簡原函數(shù)較方便）包圍“1”得原函數(shù)a

D

B

CA

CA也可以包圍“0”，直接求反函數(shù)確定a

CBA

DCBAa

(C

B

A)(D

C

B

A)

C

B

A

D

C

B

Ab

(C

B

A)(C

B

A)

C

B

A

C

B

Ac

C

B

Ad

(C

B

A)(C

B

A)(D

C

B

A)

C

B

A

C

B

A

D

C

B

Ae

A(C

B)

A

C

Bf

(B

A)(C

B)(D

C

A)

B

A

C

B

D

C

Ag

(D

C

B)(C

B

A)

D

C

B

C

B

A其它段的函數(shù)表達式為：8421BCD碼二-十進制譯

電路將上述電路做成集成電路，引出4位碼輸入端和8個輸出端、電源端等，就是一片中規(guī)模集成電路了。下圖是低電平輸出，驅(qū)動共陽極數(shù)碼管，并加了3個控制端后制成的74LS247(OC)型中規(guī)模集成譯碼器。四、二進制加法器數(shù)字系統(tǒng)要完成各種復(fù)雜運算和操作，首先必須具備加、減、乘、除四種最基本的算術(shù)運算。而在數(shù)字電路中，又只須具有加法運算和移位操作就能實現(xiàn)乘除法的運算。所以，加法電路是最基本的，在加法電路中半加電路和全加電路又是最低層的電路。1.半加器僅由兩數(shù)據(jù)相應(yīng)位相加，不計進位的加法。若相應(yīng)位為

Ai

,

Bi

相加后產(chǎn)生半加和和向

的進位真值表為Si

,Ci輸

入輸

出被加數(shù)Ai加數(shù)

Bi半加和Si進位

Ci0000011010101101半加器AiiBSiiCSi

Ai

Bi

Ai

BiCi

Ai

Bi輸出函數(shù)式為由異或門和與門實現(xiàn)的電路半加器邏輯符號全部“與非”門實現(xiàn)此時，應(yīng)把表達式變換成“與非—與非”結(jié)構(gòu)形式Si

Ai

Bi

Ai

BiCi

Ai

Bi如果將上述邏輯式進行變換，可以有多種電路形式。Si

Ai

Bi

Ai

Bi

Ai

Bi

Ai

Bi

Ai

Ai

Bi

Bi

Ai

(

Ai

Bi

)

Bi

(

Ai

Bi

)

Ai

Ai

Bi

Bi

Ai

Bi

Ai

Ai

Bi

Bi

Ai

BiCi

Ai

Bi

Ai

Bi中實際上Si

的

Ai

Bi是提取公共項得到的，這可用卡諾圖來說明：Si

(Ai

Bi

)

Ai

BiSi

Ai

Ai

Bi

Bi

Ai

Bi

Ai

Ai

Bi

Bi

Ai

BiCi

Ai

Bi

Ai

Bi在二次結(jié)合時把

AiBi

格當(dāng)作“1”了，然而在總式中扣除該項即可Si

Ai

Ai

Bi

Bi

Ai

Bi

Ai

Ai

Bi

Bi

Ai

BiCi

Ai

Bi

Ai

Bi●●全部用“或非”門實現(xiàn)同樣表達式應(yīng)變換成“或非-或非”形式這時可從卡諾圖中包圍“0”格得“或與”表達式后，由二次求反得到：Si

(

Ai

Bi

)(Ai

Bi

)

Ai

Bi

Ai

BiCi

Ai

BiSi

(

Ai

Bi

)(Ai

Bi

)

Ai

Bi

Ai

BiCi

Ai

Bi但不管是哪種電路形式，其半加器的邏輯符號是一樣的。2.全加器能實現(xiàn)兩個加數(shù)的對應(yīng)位和相鄰低位的進位一起相加的加法電路。令A(yù)i、Bi、Ci-1為兩數(shù)的相應(yīng)位和低位的進位，Si、Ci為全加后的和以及向

的進位，則該電路框圖為：全加器iAi

BiSiCi1C全加器輸入結(jié)果輸出AiBiCi1SiCi0000000110010100110110010101011100111111全加器真值表兩個輸出函數(shù)為

A

B

Ci

1Ci

Ai

Bi

Ci1

Ai

Bi

Ci1

i

i

Ai

Bi

Ci1

m(3,5,6,7)i

i

i

i1

i

ii

1

i

i i

1S

A

B

C

A

B

C

A

B

C

Ai

Bi

Ci1同理有

m(1,2,4,7)Si

Ai

Bi

Ci1

SHi

Ci1Ci

Ai

Bi

SHiCi1

CHi

(Ai

Bi

)Ci101011010i電路用“與非”門實現(xiàn)（略）●●用兩個半加器實現(xiàn)。Bi

Ci1iAS00

01

11

100100100111iiAC

Bi

Ci100

01

11

1001Si

Ai

Bi

Ci1

SHi

Ci1Ci

Ai

Bi

SHiCi1

CHi

(Ai

Bi

)Ci1●●●用與或非門實現(xiàn)全加功能將式子變換成“與—或—非”形式方法：求Si時，把Ai、Bi、Ci-1、Ci作為輸入變量。求Ci時，把Ai,Bi,Ci-1,Si作為輸入變量得出表達式

Ci1

Ci

Ai

Ci

Bi

Ci

Ai

Bi

Ci1Si

Ai

Ci1

Bi

Ci1Ci

Ai

Bi10

××1×

0

×01

×1110

×00

01

11

10iAi

Bi00

0C

S1

iC

i0

×1

×

1×

0

×0×0

×1

×××

×

101

11110

100

01

11

10i

i00

0A

BSi

Ci1Ci全加器輸入結(jié)果輸出AiBiCi1SiCi0000000110010100110110010101011100111111

Ci1

Ci

Ai

Ci

Bi

Ci

Ai

Bi

Ci1Si

Ai

Ci1

Bi

Ci1Ci

Ai

Bi●●●●用PLD實現(xiàn)的全加器電路Si

Ai

Bi

Ci1

Ai

Bi

Ci

1

Ai

Bi

Ci

1

Ai

Bi

Ci1

Ai

Ci1

Bi

Ci1Ci

Ai

Bi與陣列編制出與項或陣列編制出與項不管是哪種形式的全加器電路，其全加器的邏輯符號規(guī)定為：3.二進制加法器數(shù)字系統(tǒng)要完成各種復(fù)雜運算和操作，首先必須具備加、減、乘、除四種最基本的算術(shù)運算。而在數(shù)字電路中，又只須具有加法運算和移位操作就能實現(xiàn)乘除法的運算。所以，加法電路是最基本的，在加法電路中半加電路和全加電路又是最低層的電路。4位二進制數(shù)串行加法器電路的加法原理請分析。自行這種加法運算的速度是比較低的，在最不利的情況下，每做一次加法運算，需要經(jīng)過4個全加器的傳輸延遲時間，才能得到穩(wěn)定可靠的運算結(jié)果。五、數(shù)據(jù)選擇器和數(shù)據(jù)分配器

數(shù)據(jù)選擇器和數(shù)據(jù)分配器大量、數(shù)字信號處理應(yīng)用在與通信系統(tǒng)中。1.數(shù)據(jù)選擇器在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據(jù)中選出某一個，或系統(tǒng)中，選出某一路能的電路就是多在多路數(shù)據(jù)。能實現(xiàn)這路數(shù)據(jù)選譯器。圖示電路是一個4選1的數(shù)據(jù)選擇器電路4路并行輸入數(shù)據(jù)2位選擇地址電路輸出選擇使能控制在

=0使能條件下，輸出函數(shù)為Z

D3

(A1

A0

)

D2

(

A1

A0

)

D1

(

A1

A0

)

D0

(

A1

A0

)

D3

(m3

)

D2

(m2

)

D1

(m1

)

D0

(m0

)從數(shù)據(jù)的傳輸方式講，它是一個并行/串行數(shù)據(jù)的傳輸轉(zhuǎn)換電路。從電路的輸出函數(shù)可知，它是一個與—或表達式，而電路的結(jié)構(gòu)又是一個與或邏輯結(jié)構(gòu)，因此，用該電路同樣可以用來產(chǎn)生各種各樣的組合邏輯電路。由于輸出函數(shù)是一個與或表達式，所以可以用數(shù)據(jù)選擇器實現(xiàn)各種邏輯函數(shù)。例1：試用一片雙4選1的數(shù)據(jù)選擇器，實現(xiàn)一個全加器功能。解：因為全加器的和及進位輸出函數(shù)都是3變量，所以可以選變量中的Ai和Bi作為4/1選擇器的選擇地址，而Ci-1只能為數(shù)據(jù)端輸入（其它方案也行）。和輸出

進位輸出AiBiCi1把全加器的輸出函數(shù)Si、Ci和4/1選擇器的函數(shù)對照后，即可得到

Ai

Bi

Ci1Si

Ai

Bi

Ci1

Ai

BiCi1

Ai

Bi

Ci1

(

Ai

Bi

)Ci1

(

Ai

Bi

)Ci1

(

Ai

Bi

)Ci1

(

Ai

Bi

)Ci1

(m0

)Ci1

(m1

)Ci1

(m2

)Ci1

(m3

)Ci11D10

Ci1

Ci11D11

Ci11D121D13

Ci1

(

A1

A0

)1D10

(

A1

AY10Ci

Ai

Bi

Ci1Ci

Ai

Bi

Ci1

Ai

Bi

Ci1

Ai

Bi

Ci1

(m1

)Ci1

(m2

)Ci1

(m3

)Ci1

(m3

)Ci1

(m1

)Ci1

(m2

)Ci1

(m3

)(Ci1

Ci1

)得到另一個4選1數(shù)據(jù)選擇器的4個數(shù)據(jù)輸入端的邏輯關(guān)系為：同理，進位輸出函數(shù)1D20

01D21

Ci11D22

Ci11D23

1實現(xiàn)的電路圖為：1D10

Ci11D20

0

Ci11D11

Ci11D121D13

Ci11D23

11D21

Ci11D22

Ci1例2：試用一片CC14539雙4選1數(shù)據(jù)選擇器組成8選1的數(shù)據(jù)選擇器.可以適當(dāng)添加其它邏輯門電路來實現(xiàn)。D10

D11

D12

D13

S2D20

D21

D22

D23Y1

Y2CC14539A1A0S1解：4/1數(shù)據(jù)選擇器只有4個數(shù)據(jù)輸入，2位選擇地址；8/1需要3位地址，8路數(shù)據(jù)輸入。因此，必須將使能控制端

作

S

地址擴展端使用，以實現(xiàn)兩片之

間的連接。方案采用分時制的工作方

式：即

地址

為0A2

，第一片4/1選擇器工作，第二片

； 地址

A為2

1時，第1片

，第2片工作；例3：試用一片74LS151型8選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)Z

f

(

A,

B,C)

AB

BC

ABC74LS151D1

D2

D3

D4D5

D6

D7YYA0A1A2

ST

D074LS151A2

ST

D0D1

D2

D3

D4

D5

D6

D7YY

A0A1CBA解：選函數(shù)變量A，B，C從選擇器地址A2，A1，A0輸入，根據(jù)多路選擇器的原理，數(shù)據(jù)輸入端必定是常量0或1。為找出地址最小項對應(yīng)數(shù)據(jù)輸入端的關(guān)系，畫出卡諾圖，圖中可直接求出各數(shù)據(jù)端的函數(shù)關(guān)系。Z

f

(

A,

B,C)

AB

BC

ABC1

1110

000D0

1

D1

1

D2

0

D3

0

D4

0實現(xiàn)函數(shù)的電路圖D6

1D7

0D5

12.數(shù)據(jù)分配器數(shù)據(jù)分配器的功能和數(shù)據(jù)選擇器相反，它將一串行輸入數(shù)據(jù)，在分配地址的控制下，依次送到相應(yīng)的各個輸出通道中去。根據(jù)框圖，數(shù)據(jù)分配器有1/2、1/4、1/8‥‥等數(shù)據(jù)分配器。圖示電路在二位分配地址控制下，將一路數(shù)據(jù)依次分配到4個通道上去的1/4的數(shù)據(jù)分配器。上圖實際是一個具有使能控制端的2/4譯

。每個輸出通道的函數(shù)為D3

Di

(A1

A0

)

Di

(m3

)D2

Di

(A1

A0

)

Di

(m2

)D1

Di

(A1

A0

)

Di

(m1

)D0

Di

(A1

A0

)

Di

(m0

)分配地址數(shù)據(jù)輸

出

通

道A1A0DiD3D2D1D000Di111Di01Di11Di110Di1Di1111DiDi111六、數(shù)值比較器數(shù)值比較器用來比較兩個數(shù)據(jù)的大、小和是否相等，它經(jīng)常用在邏輯判斷，執(zhí)行程序的跳轉(zhuǎn)路經(jīng)或執(zhí)行何種操作等場合。1.1位數(shù)值比較器比較輸入結(jié)果輸出AiBiLA

Bi

iLA

Bi

iLA

Bi

i00001010101010011001由表得到三個結(jié)果輸出函數(shù)：i

iLA

Bi

iLA

B

Ai

Bi

Ai

Bi

Ai

Bi

Ai

Bii

iLA

B在一位數(shù)值比較器的基礎(chǔ)上，按“優(yōu)先”比較原則可以實現(xiàn)多位或任意位數(shù)值比較。例：試設(shè)計一個四位二進制數(shù)值比較器，除要求比較兩個四位二進制數(shù)值大小以外，還能將其擴展成任意位數(shù)值比較器，即當(dāng)兩個四位二進制數(shù)值相等時，允許低一級比較結(jié)果輸入。兩個本4位比較輸入低位比較結(jié)果輸入比較結(jié)果輸出優(yōu)先考慮后的真值表解4位二進制數(shù)輸入低位比較結(jié)果輸入比較結(jié)果輸出A3，B3A2，B2A1，B1A0，B0lablablabLABLABLABG3××××××100L3××××××001E3G2×××××100E3L2×××××001E3E2G1××××100E3