門電路與可編程邏輯器件課件

第5章門電路與可編程邏輯器件

第5章門電路與可編程邏輯器件1概述邏輯門電路可編程邏輯器件CPLD/FPGA的基本結(jié)構(gòu)VHDL描述邏輯門電路本章小結(jié)概述邏輯門電路可編程邏輯器件CPLD/FPGA的基本結(jié)構(gòu)V2TTL即Transistor-TransistorLogicCMOS即ComplementaryMetal-Oxide-Semiconductor

一、門電路的作用和常用類型按功能特點(diǎn)不同分普通門(推拉式輸出)

CMOS傳輸門

輸出開路門三態(tài)門門電路

(GateCircuit)

指用以實(shí)現(xiàn)基本邏輯關(guān)系和常用復(fù)合邏輯關(guān)系的電子電路。是構(gòu)成數(shù)字電路的基本單元之一按邏輯功能不同分

與門

或門

非門

異或門

與非門

或非門

與或非門

按電路結(jié)構(gòu)不同分

TTL

集成門電路

CMOS

集成門電路輸入端和輸出端都用三極管的邏輯門電路。

用互補(bǔ)對(duì)稱MOS管構(gòu)成的邏輯門電路。TTL即Transistor-TransistorL3二、高電平和低電平的含義

高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。

高電平信號(hào)是多大的信號(hào)？低電平信號(hào)又是多大的信號(hào)？10高電平低電平01高電平低電平正邏輯體制負(fù)邏輯體制由門電路種類等決定二、高電平和低電平的含義高電平和低電平為某規(guī)定范圍的電位值4

自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、MSI、LSI到VLSI的發(fā)展過程。數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同大致可以分為三類：①通用型中、小規(guī)模集成電路；②用軟件組態(tài)的大規(guī)模、超大規(guī)模集成電路，如微處理器、單片機(jī)等；③專用集成電路ASIC。為用戶需要而設(shè)計(jì)的LSI或VLSI電路。可以通過VHDL硬件描述語(yǔ)言和專門的開發(fā)平臺(tái)，將LSI或VLSI電路下載寫入到PLD可編程邏輯器件上，構(gòu)成單片數(shù)字集成系統(tǒng)或?qū)Ｓ脭?shù)字集成電路ASIC。能完成這種功能的器件就是PLD可編程邏輯器件。三、可編程邏輯器件

自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、5ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V輸入級(jí)中間倒相級(jí)輸出級(jí)STTL系列與非門電路邏輯符號(hào)2.8k900503.5k500250V1V2V3V5V65.2.1TTL門電路的工作原理

一、典型

TTL與非門電路（CT54/74S系列為例）

除V4外，采用了抗飽和三極管，用以提高門電路工作速度。V4不會(huì)工作于飽和狀態(tài)，因此用普通三極管。

輸入級(jí)主要由多發(fā)射極管V1和基極電阻R1組成，用以實(shí)現(xiàn)輸入變量A、B、C的與運(yùn)算。

VD1~VD3為輸入鉗位二極管，用以抑制輸入端出現(xiàn)的負(fù)極性干擾。正常信號(hào)輸入時(shí)，VD1~VD3不工作，當(dāng)輸入的負(fù)極性干擾電壓大于二極管導(dǎo)通電壓時(shí)，二極管導(dǎo)通，輸入端負(fù)電壓被鉗在-0.7V上，這不但抑制了輸入端的負(fù)極性干擾，對(duì)V1還有保護(hù)作用。

中間級(jí)起倒相放大作用，V2集電極C2和發(fā)射極

E2同時(shí)輸出兩個(gè)邏輯電平相反的信號(hào)，分別驅(qū)動(dòng)V3和V5。

RB、RC和V6構(gòu)成有源泄放電路，用以減小V5管開關(guān)時(shí)間，從而提高門電路工作速度。

輸出級(jí)由V3、V4、

R4、R5和V5組成。其中

V3和V4構(gòu)成復(fù)合管，與V5構(gòu)成推拉式輸出結(jié)構(gòu)，提高了負(fù)載能力。ABCV1V2V3V4V5V6VD1VD2VD3R1R2R46

VD1~VD3在正常信號(hào)輸入時(shí)不工作，因此下面的分析中不予考慮。RB、RC和V6所構(gòu)成的有源泄放電路的作用是提高開關(guān)速度，它們不影響與非門的邏輯功能，因此下面的工作原理分析中也不予考慮。

因?yàn)榭癸柡腿龢O管V1的集電結(jié)導(dǎo)通電壓為0.4V，而V2、V5發(fā)射結(jié)導(dǎo)通電壓為0.7V，因此要使V1集電結(jié)和V2、V5發(fā)射結(jié)導(dǎo)通，必須uB1≥1.8V。0.3V3.6V3.6V

輸入端有一個(gè)或數(shù)個(gè)為低電平時(shí)，輸出高電平。

輸入低電平端對(duì)應(yīng)的發(fā)射結(jié)導(dǎo)通，uB1=0.7V+0.3V=1VV1管其他發(fā)射結(jié)因反偏而截止。1V這時(shí)V2、V5截止。V2截止使V1集電極等效電阻很大，使IB1>>IB1(sat)，V1深度飽和。V2截止使uC2

VCC=5V，5V因此，輸入有低電平時(shí)，輸出為高電平。截止截止深度飽和V3微飽和，V4放大工作。uY=

5V

-

0.7

V

-

0.7

V

=

3.6

V電路輸出為高電平。微飽和放大二、TTL與非門的工作原理VD1~VD3在正常信號(hào)輸因?yàn)榭癸?綜上所述,該電路實(shí)現(xiàn)了與非邏輯功能,即3.6V3.6V3.6V因此，V1發(fā)射結(jié)反偏而集電極正偏，稱處于倒置放大狀態(tài)。1.8V這時(shí)V2、V5飽和。uC2=UCE2(sat)+uBE5=0.3V+0.7V=1V使V3導(dǎo)通，而V4截止。1VuY=UCE5(sat)0.3V

輸出為低電平

因此，輸入均為高電平時(shí)，輸出為低電平。0.3VV4截止使V5的等效集電極電阻很大，使IB5>>IB5(sat)，因此V5深度飽和。倒置放大飽和飽和截止導(dǎo)通

TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平。

輸入均為高電平時(shí)，輸出低電平VCC經(jīng)

R1使

V1集電結(jié)和

V2、V5發(fā)射結(jié)導(dǎo)通，使uB1=1.8V。深注意綜上所述,該電路實(shí)現(xiàn)了與非邏輯功能,即3.6V因此，V18BAY

非門的線與連接圖示電路為兩個(gè)非門的輸出端直接連接的情況。其輸出與輸入間的關(guān)系為

兩個(gè)邏輯門輸出端相連，可以實(shí)現(xiàn)兩輸出相與的功能，稱為線與。在用門電路組合各種邏輯電路時(shí)，如果能將輸出端直接并接，有時(shí)能大大簡(jiǎn)化電路。前面介紹的推拉式輸出結(jié)構(gòu)的TTL門電路是不能將兩個(gè)門的輸出端直接并接的。三、其他功能的

TTL門電路

BAY非門的線與連接圖示電路為兩9

兩個(gè)與非門輸出

直接相連接的情況VCCT4T3D4Y1VCCT4T3D4Y2T2VOHVOL如圖所示的連接中，如果Y1輸出為高電平，Y2輸出為低電平，由于推拉式輸出級(jí)總是呈現(xiàn)低阻抗，因此將會(huì)有一個(gè)很大的負(fù)載電流流過兩個(gè)輸出級(jí)，該電流遠(yuǎn)遠(yuǎn)超過正常工作電流，甚至?xí)p壞門電路。為了使TTL門能夠?qū)崿F(xiàn)線與，把輸出級(jí)改為集電極開路的結(jié)構(gòu)，簡(jiǎn)稱OC門。兩個(gè)與非門輸出

直接相連接的情況VCCT10

使用時(shí)需外接上拉電阻RL

即Opencollectorgate，簡(jiǎn)稱

OC門。

常用的有集電極開路與非門、三態(tài)門、或非門、與或非門和異或門等。它們都是在與非門基礎(chǔ)上發(fā)展出來的，TTL與非門的上述特性對(duì)這些門電路大多適用。VC可以等于VCC也可不等于VCC

（一）集電極開路與非門1.

電路、邏輯符號(hào)和工作原理輸入都為高電平時(shí)，

V2和V5飽和導(dǎo)通，輸出為低電平UOL

0.3V。輸入有低電平時(shí)，V2和V5截止，輸出為高電平UOH

VC。因此具有與非功能。

工作原理OC門使用時(shí)需外接即Opencollectorgat11

相當(dāng)于與門作用。因?yàn)閅1、Y2中有低電平時(shí)，Y為低電平；只有

Y1、Y2均為高電平時(shí)，Y才為高電平，故Y=Y1·Y2。2.

應(yīng)用(1)

實(shí)現(xiàn)線與兩個(gè)或多個(gè)OC門的輸出端直接相連，相當(dāng)于將這些輸出信號(hào)相與，稱為線與。

Y只有OC門才能實(shí)現(xiàn)線與。普通TTL門輸出端不能并聯(lián)，否則可能損壞器件。注意相當(dāng)于與門作用。2.應(yīng)用(1)實(shí)現(xiàn)線12(2)驅(qū)動(dòng)顯示器和繼電器等[例]下圖為用

OC門驅(qū)動(dòng)發(fā)光二極管LED的顯示電路。已知LED的正向?qū)▔航礥F=2V，正向工作電流

IF=10mA，為保證電路正常工作，試確定RC的值。解：為保證電路正常工作，應(yīng)滿足因此RC=270

分析：該電路只有在A、B均為高電平，使輸出uO為低電平時(shí)，LED才導(dǎo)通發(fā)光；否則LED中無電流流通，不發(fā)光。要使LED發(fā)光，應(yīng)滿足

IRc

IF=10mA。(2)驅(qū)動(dòng)顯示器和繼電器等[例]下圖為用OC門驅(qū)動(dòng)發(fā)13TTLCMOSRLVDD+5V(3)實(shí)現(xiàn)電平轉(zhuǎn)換

TTL與非門有時(shí)需要驅(qū)動(dòng)其他種類門電路，而不同種類門電路的高低電平標(biāo)準(zhǔn)不一樣。應(yīng)用OC門就可以適應(yīng)負(fù)載門對(duì)電平的要求。

OC門的UOL0.3V，UOH

VDD，正好符合CMOS電路UIH

VDD，UIL0的要求。

VDDRLTTLCMOSRLVDD+5V(3)實(shí)現(xiàn)電平轉(zhuǎn)換TT14

即Tri-StateLogic門，簡(jiǎn)稱TSL門。其輸出有高電平態(tài)、低電平態(tài)和高阻態(tài)三種狀態(tài)。三態(tài)輸出與非門電路

EN=1

時(shí)，P=0，uP=0.3V01100.3V1V導(dǎo)通截止截止

另一方面，V1導(dǎo)通，uB1=0.3V+0.7V=1V,V2、V5截止。這時(shí)，從輸出端Y

看進(jìn)去，對(duì)地和對(duì)電源VCC都相當(dāng)于開路，輸出端呈現(xiàn)高阻態(tài)，相當(dāng)于輸出端開路。Y=AB1V導(dǎo)通截止截止Z這時(shí)VD導(dǎo)通，使uC2=0.3V+0.7V=1V，使V4截止。（二）三態(tài)輸出門1.

電路、邏輯符號(hào)和工作原理工作原理EN=0時(shí)，P=1，VD截止電路等效為一個(gè)輸入為A、B和1的TTL與非門。

Y=AB

即Tri-StateLogic門，簡(jiǎn)15綜上所述，可見：(二)三態(tài)輸出門1.

電路、邏輯符號(hào)和工作原理只有當(dāng)使能信號(hào)EN=0時(shí)才允許三態(tài)門工作，故稱EN低電平有效。EN稱使能信號(hào)或控制信號(hào)，A、B稱數(shù)據(jù)信號(hào)。當(dāng)EN=0時(shí)，Y=AB，三態(tài)門處于工作態(tài)；當(dāng)EN=1時(shí)，三態(tài)門輸出呈現(xiàn)高阻態(tài)，又稱禁止態(tài)。綜上所述，可見：(二)三態(tài)輸出門1.電路、邏輯符號(hào)和工16EN即Enable功能表Z0AB1YEN使能端的兩種控制方式使能端低電平有效使能端高電平有效功能表Z1AB0YENENEN即Enable功能表Z0AB1YEN使能端的兩種控制172.

應(yīng)用

任何時(shí)刻EN1、EN2、

EN3中只能有一個(gè)為有效電平，使相應(yīng)三態(tài)門工作，而其他三態(tài)輸出門處于高阻狀態(tài)，從而實(shí)現(xiàn)了總線的復(fù)用。總線(1)構(gòu)成單向總線2.應(yīng)用任何時(shí)刻EN1、EN2、

EN3中只能18DIDO/DIDO00高阻態(tài)工作DIEN=0時(shí)，總線上的數(shù)據(jù)DI經(jīng)反相后在G2輸出端輸出。(2)構(gòu)成雙向總線DIDO/DIDO11工作DO高阻態(tài)EN=1時(shí)，數(shù)據(jù)DO經(jīng)G1反相后傳送到總線上。DIDO/DIDO11工作DO高阻態(tài)EN=1時(shí)，數(shù)據(jù)DO經(jīng)G1反相后傳送到總線上。DIDO/DIDODIDO/DIDO00高阻態(tài)工作DIEN19TTL集成門的類型很多,那么如何識(shí)別它們?各類型之間有何異同?如何選用合適的門?5.2.2

TTL數(shù)字集成電路的各種系列和主要參數(shù)1.各系列

TTL數(shù)字集成電路的比較與選用用于民品用于軍品具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)，但CT54系列更適合在溫度條件惡劣、供電電源變化大的環(huán)境中工作。按工作溫度和電源允許變化范圍不同分為CT74系列CT54系列TTL集成門的類型很多,那么如何識(shí)別它們?20向高速發(fā)展向低功耗發(fā)展按平均傳輸延遲時(shí)間和平均功耗不同分向減小功耗-延遲積發(fā)展

措施：增大電阻值

措施：(1)

采用SBD和抗飽和三極管；(2)

采用有源泄放電路；(3)

減小電路中的電阻值。其中，LSTTL系列綜合性能優(yōu)越、品種多、價(jià)格便宜；ALSTTL系列性能優(yōu)于LSTTL，但品種少、價(jià)格較高，因此實(shí)用中多選用LSTTL。

CT74系列(即標(biāo)準(zhǔn)TTL)CT74L系列(即低功耗TTL簡(jiǎn)稱LTTL)

CT74H系列(即高速TTL簡(jiǎn)稱HTTL)CT74S系列(即肖特基TTL簡(jiǎn)稱STTL)

CT74AS系列(即先進(jìn)肖特基TTL簡(jiǎn)稱ASTTL)

CT74LS系列(即低功耗肖特基TTL簡(jiǎn)稱LSTTL)CT74ALS系列(即先進(jìn)低功耗肖特基TTL簡(jiǎn)稱LSTTL)

向高速向低功按平均傳輸延遲時(shí)間和平均功耗不同分向減小措施21集成門的選用要點(diǎn)(1)實(shí)際使用中的最高工作頻率fm應(yīng)不大于邏輯門最高工作頻率fmax的一半。實(shí)物圖片

(2)不同系列TTL中，器件型號(hào)后面幾位數(shù)字相同時(shí)，通常邏輯功能、外型尺寸、外引線排列都相同。但工作速

度(平均傳輸延遲時(shí)間tpd)和平均功耗不同。實(shí)際使用時(shí)，高速門電路可以替換低速的；反之則不行。例如CT7400CT74L00CT74H00CT74S00CT74LS00CT74AS00CT74ALS00xx74xx00引腳圖雙列直插

14引腳四

2

輸入與非門集成門的選用要點(diǎn)(1)實(shí)際使用中的最高工作頻率fm應(yīng)不大22電壓傳輸特性測(cè)試電路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL與非門電壓傳輸特性曲線2.TTL數(shù)字集成電路的主要參數(shù)1.TTL與非門的電壓傳輸特性和噪聲容限輸出電壓隨輸入電壓變化的特性u(píng)I較小時(shí)工作于AB段，這時(shí)V2、V5截止，V3、V4導(dǎo)通，輸出恒為高電平，UOH3.6V，稱與非門工作在截止區(qū)或處于關(guān)門狀態(tài)。uI較大時(shí)工作于BC段，這時(shí)V2、V5工作于放大區(qū)，uI的微小增大引起uO急劇下降，稱與非門工作在轉(zhuǎn)折區(qū)。uI很大時(shí)工作于CD段，這時(shí)V2、V5飽和，輸出恒為低電平，UOL

0.3V，稱與非門工作在飽和區(qū)或處于開門狀態(tài)。

電壓傳輸特性測(cè)試電路0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOLSTTL與非門電壓傳輸特性曲線飽和區(qū)：與非門處于開門狀態(tài)。截止區(qū)：與非門處于關(guān)門狀態(tài)。轉(zhuǎn)折區(qū)電壓傳輸特性測(cè)試電路0uO/VuI/V0.31.02.03.23下面介紹與電壓傳輸特性有關(guān)的主要參數(shù)：有關(guān)參數(shù)0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL電壓傳輸特性曲線標(biāo)準(zhǔn)高電平USH

當(dāng)uO≥

USH時(shí)，則認(rèn)為輸出高電平，通常取USH=3V。標(biāo)準(zhǔn)低電平USL當(dāng)uO≤

USL時(shí)，則認(rèn)為輸出低電平，通常取USL=0.3V。關(guān)門電平UOFF保證輸出不小于標(biāo)準(zhǔn)高電平USH時(shí),允許的輸入低電平的最大值。開門電平UON保證輸出不高于標(biāo)準(zhǔn)低電平USL時(shí),允許的輸入高電平的最小值。閾值電壓UTH轉(zhuǎn)折區(qū)中點(diǎn)對(duì)應(yīng)的輸入電壓，又稱門檻電平。USH=3VUSL=0.3VUOFFUONUTH近似分析時(shí)認(rèn)為：uI>UTH，則與非門開通，輸出低電平UOL；uI<UTH，則與非門關(guān)閉，輸出高電平UOH。下面介紹與電壓傳輸特性有關(guān)的主要參數(shù)：有關(guān)參數(shù)0uO/Vu24噪聲容限越大，抗干擾能力越強(qiáng)。指輸入低電平時(shí)，允許的最大正向噪聲電壓。UNL=UOFF–UIL

指輸入高電平時(shí)，允許的最大負(fù)向噪聲電壓。UNH=UIH–UON

輸入信號(hào)上疊加的噪聲電壓只要不超過允許值，就不會(huì)影響電路的正常邏輯功能，這個(gè)允許值稱為噪聲容限。

輸入高電平噪聲容限UNH輸入低電平噪聲容限UNL噪聲容限越大，抗干擾能力越強(qiáng)。指輸入低電平時(shí)，允許25輸入負(fù)載特性測(cè)試電路

輸入負(fù)載特性曲線0uI/VR1/kUOFF1.1FNROFFRON2.

輸入負(fù)載特性

ROFF稱關(guān)門電阻。RI<ROFF時(shí)，相應(yīng)輸入端相當(dāng)于輸入低電平。對(duì)STTL系列，ROFF700。

RON稱開門電阻。RI>RON時(shí)，相應(yīng)輸入端相當(dāng)于輸入高電平。對(duì)STTL系列，RON2.1k。RONROFFUOFF輸入負(fù)載特性測(cè)試電路輸入負(fù)載特性曲線0uI/VR1/k26[例]

下圖中，已知ROFF800，RON3k，試對(duì)應(yīng)輸入波形定性畫出TTL與非門的輸出波形。(a)(b)tA0.3V3.6VO不同TTL系列，RON、

ROFF不同。相應(yīng)輸入端相當(dāng)于輸入低電平，也即相當(dāng)于輸入邏輯0。邏輯0因此Ya輸出恒為高電平UOH。相應(yīng)輸入端相當(dāng)于輸入高電平，也即相當(dāng)于輸入邏輯1。邏輯1因此，可畫出波形如圖所示。YbtOYatUOHO解：圖(a)中，RI=300

<ROFF800圖(b)中，RI=5.1k>RON3k[例]下圖中，已知ROFF800，RON273.負(fù)載能力負(fù)載電流流入與非門的輸出端。負(fù)載電流從與非門的輸出端流向外負(fù)載。負(fù)載電流流入驅(qū)動(dòng)門IOL負(fù)載電流流出驅(qū)動(dòng)門IOH輸入均為高電平輸入有低電平輸出為低電平輸出為高電平灌電流負(fù)載拉電流負(fù)載

不管是灌電流負(fù)載還是拉電流負(fù)載，負(fù)載電流都不能超過其最大允許電流，否則將導(dǎo)致電路不能正常工作，甚至燒壞門電路。實(shí)用中常用扇出系數(shù)NOL

表示電路負(fù)載能力。門電路輸出低電平時(shí)允許帶同類門電路的個(gè)數(shù)。

通常按照負(fù)載電流的流向?qū)⑴c非門負(fù)載分為

灌電流負(fù)載拉電流負(fù)載3.負(fù)載能力負(fù)載電流流入與非門的輸出端。負(fù)載28推拉輸出電路的作用

推拉輸出電路的主要作用是提高帶負(fù)載能力。當(dāng)電路處于關(guān)態(tài)時(shí)，輸出級(jí)工作于射極輸出狀態(tài)，呈現(xiàn)低阻抗輸出；當(dāng)電路處于開態(tài)時(shí)，V5處于飽和狀態(tài)，輸出電阻也很低。因此在穩(wěn)態(tài)時(shí)，電路均具有較低的輸出阻抗，大大提高了帶負(fù)載能力。

推拉輸出電路和多發(fā)射極晶體管大大提高了電路的開關(guān)速度。

一般TTL與非門的平均延遲時(shí)間可以縮短到幾十納秒。ABCV1V2V3V4V5V6VD1VD2VD3R1R2R4R5RBRCB1C1C2E2YVCC+5V2.8k900503.5k500250推拉輸出電路的作用推拉輸出電路的主要作用是提高帶負(fù)載能力29

由于三極管存在開關(guān)時(shí)間，元、器件及連線存在一定的寄生電容，因此輸入矩形脈沖時(shí)，輸出脈沖將延遲一定時(shí)間。輸入信號(hào)UOm0.5UOm0.5UImUIm輸出信號(hào)4.

傳輸延遲時(shí)間輸入電壓波形下降沿0.5UIm處到輸出電壓上升沿0.5Uom處間隔的時(shí)間稱截止延遲時(shí)間tPLH。

輸入電壓波形上升沿0.5UIm處到輸出電壓下降沿0.5Uom處間隔的時(shí)間稱導(dǎo)通延遲時(shí)間tPHL。平均傳輸延遲時(shí)間tpd

tPHLtPLH

tpd越小，則門電路開關(guān)速度越高，工作頻率越高。0.5UIm0.5UOm由于三極管存在開關(guān)時(shí)間，元、器件及連線存在一305.

功耗-延遲積

常用功耗P和平均傳輸延遲時(shí)間tpd的乘積(簡(jiǎn)稱功耗

–延遲積)來綜合評(píng)價(jià)門電路的性能，即M=Ptpd

性能優(yōu)越的門電路應(yīng)具有功耗低、工作速度高的特點(diǎn)，然而這兩者矛盾。

M又稱品質(zhì)因素，值越小，說明綜合性能越好。5.功耗-延遲積常用功耗P和平均傳輸延遲時(shí)間312.

TTL集成邏輯門的使用要點(diǎn)(1)電源電壓用

+5V，74系列應(yīng)滿足5V5%。(2)輸出端的連接

普通TTL門輸出端不允許直接并聯(lián)使用。

三態(tài)輸出門的輸出端可并聯(lián)使用，但同一時(shí)刻只能有一個(gè)門工作，其他門輸出處于高阻狀態(tài)。集電極開路門輸出端可并聯(lián)使用，但公共輸出端和電源VCC之間應(yīng)接負(fù)載電阻RL。輸出端不允許直接接電源VCC或直接接地。輸出電流應(yīng)小于產(chǎn)品手冊(cè)上規(guī)定的最大值。2.TTL集成邏輯門的使用要點(diǎn)(1)電源電壓用+5323.

多余輸入端的處理與門和與非門的多余輸入端接邏輯

1或者與有用輸入端并接。接

VCC通過

1~10k電阻接

VCC與有用輸入端并接

TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，做實(shí)驗(yàn)時(shí)與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。3.多余輸入端的處理與門和與非門的多余輸入端接邏輯133或門和或非門的多余輸入端接邏輯

0或者與有用輸入端并接或門和或非門的多余輸入端接邏輯034[例]欲用下列電路實(shí)現(xiàn)非運(yùn)算，試改錯(cuò)。

(ROFF700，RON2.1k)[例]欲用下列電路實(shí)現(xiàn)非運(yùn)算，試改錯(cuò)。35解：OC門輸出端需外接上拉電阻RC5.1kΩY=1Y=0RI>RON，相應(yīng)輸入端為高電平。510ΩRI<ROFF，相應(yīng)輸入端為低電平。解：OC門輸出端需外接上拉電阻RC5.1kΩY=1Y36AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB增強(qiáng)型NMOS管(驅(qū)動(dòng)管)增強(qiáng)型PMOS管(負(fù)載管)構(gòu)成互補(bǔ)對(duì)稱結(jié)構(gòu)(一)電路基本結(jié)構(gòu)要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜

UGS(th)N增強(qiáng)型NMOS管開啟電壓AuIYuOVDDSGDDGSBVPVNBNMOS管的襯底接電路最低電位，PMOS管的襯底接最高電位，從而保證襯底與漏源間的PN結(jié)始終反偏。.uGSN+-增強(qiáng)型PMOS管開啟電壓uGSP+-UGS(th)PuGSN>UGS(th)N時(shí)，增強(qiáng)型NMOS管導(dǎo)通uGSN<UGS(th)N時(shí)，增強(qiáng)型NMOS管截止OiDuGSUGS(th)N增強(qiáng)型NMOS管轉(zhuǎn)移特性

時(shí),增強(qiáng)型PMOS管導(dǎo)通時(shí),增強(qiáng)型PMOS管截止OiDuGSUGS(th)P增強(qiáng)型PMOS管轉(zhuǎn)移特性AuIYuOVDDSGDDGSBVPVNB(一)電路基本結(jié)構(gòu)UIL=0V，UIH=VDD5.2.3CMOS集成邏輯門電路一、CMOS反相器AYVDDSGDDGSBVNAYVDDSGDDGSBVN增強(qiáng)37AuIYuOVDDSGDDGSVP襯底BVN襯底B(二)工作原理ROFFNRONPuO+VDDSDDS導(dǎo)通電阻RON<<截止電阻ROFFRONNROFFPuO+VDDSDDS可見該電路構(gòu)成CMOS非門，又稱CMOS反相器。無論輸入高低，VN、VP中總有一管截止，使靜態(tài)漏極電流iD0。因此CMOS反相器靜態(tài)功耗極微小。◎輸入為低電平，UIL=0V時(shí)，uGSN=0V<UGS(th)N，UIL=0V截止uGSN+-VN截止，VP導(dǎo)通，導(dǎo)通uGSP+-uO

VDD為高電平。AuIYuOVDDSGDDGSVP襯底BVN襯底B截止uGSP+-導(dǎo)通uGSN+-◎輸入為高電平UIH=VDD時(shí)，uGSN=VDD>UGS(th)N,VN導(dǎo)通，VP截止，◎輸入為低電平UIL=0V時(shí)，uGSN=0V<UGS(th)N，VN截止，VP導(dǎo)通，uOVDD,為高電平。UIH=

VDDuO

0V，為低電平。AYVDDSGDDGSVPVN(二)工作原理ROFFNRO38二、CMOS與非門和或非門1.CMOS與非門

ABVDDVPBVPAVNAVNBY

每個(gè)輸入端對(duì)應(yīng)一對(duì)NMOS管和PMOS管。NMOS管為驅(qū)動(dòng)管，PMOS管為負(fù)載管。輸入端與它們的柵極相連。與非門結(jié)構(gòu)特點(diǎn)：驅(qū)動(dòng)管相串聯(lián)，負(fù)載管相并聯(lián)。二、CMOS與非門和或非門1.CMOS與非門AB39ABVDDVPBVPAVNAVNBYCMOS與非門工作原理11導(dǎo)通導(dǎo)通截止截止0

驅(qū)動(dòng)管均導(dǎo)通，

負(fù)載管均截止，

輸出為低電平。

◆

當(dāng)輸入均為高電平時(shí)：

低電平輸入端相對(duì)應(yīng)的驅(qū)動(dòng)管截止，負(fù)載管導(dǎo)通，輸出為高電平。

◆

當(dāng)輸入中有低電平時(shí)：ABVDDVPBVPAVNAVNBY0截止導(dǎo)通1因此Y=ABABVDDVPBVPAVNAVNBYCMOS402.CMOS或非門

ABVDDVPBVPAVNAVNBY或非門結(jié)構(gòu)特點(diǎn)：驅(qū)動(dòng)管相并聯(lián)，負(fù)載管相串聯(lián)。Y=A+B2.CMOS或非門ABVDDVPBVPAVNAVNBY41YABuOuIVDD1漏極開路的CMOS與非門電路三、漏極開路的

CMOS門簡(jiǎn)稱OD門與

OC門相似，常用作驅(qū)動(dòng)器、電平轉(zhuǎn)換器和實(shí)現(xiàn)線與等。Y

=

AB構(gòu)成與門構(gòu)成輸出端開路的非門需外接上拉電阻RDYABuOuIVDD1漏極開路的CMOS與非門電路三、漏極開42C、C為互補(bǔ)控制信號(hào)

由一對(duì)參數(shù)對(duì)稱一致的增強(qiáng)型NMOS管和PMOS管并聯(lián)構(gòu)成。PMOSCuI/uOVDDCMOS傳輸門電路結(jié)構(gòu)uO/uIVPCNMOSVN四、CMOS傳輸門

工作原理MOS管的漏極和源極結(jié)構(gòu)對(duì)稱，可互換使用，因此CMOS傳輸門的輸出端和輸入端也可互換。uOuIuIuO

當(dāng)C=0V，uI=0~VDD時(shí)，VN、VP

均截止，輸出與輸入之間呈現(xiàn)高電阻，相當(dāng)于開關(guān)斷開。uI不能傳輸?shù)捷敵龆?，稱傳輸門關(guān)閉。CC

當(dāng)C=VDD，uI=0~VDD時(shí)，VN、VP中至少有一管導(dǎo)通，輸出與輸入之間呈現(xiàn)低電阻，相當(dāng)于開關(guān)閉合。uO=uI，稱傳輸門開通。C=1，C=0時(shí)，傳輸門開通，uO=uI；

C=0，C=1時(shí)，傳輸門關(guān)閉，信號(hào)不能傳輸。C、C為互補(bǔ)控制信號(hào)由一對(duì)參數(shù)對(duì)稱一致的43PMOSCuI/uOVDDCMOS傳輸門電路結(jié)構(gòu)uO/uIVPCNMOSVN

傳輸門是一個(gè)理想的雙向開關(guān)，可傳輸模擬信號(hào)，也可傳輸數(shù)字信號(hào)。TGuI/uOuO/uICC傳輸門邏輯符號(hào)TG即

TransmissionGate的縮寫四、CMOS傳輸門

PMOSCuI/uOVDDCMOS傳輸門電路結(jié)構(gòu)uO/uIV44

在反相器基礎(chǔ)上串接了PMOS管VP2和NMOS管VN2，它們的柵極分別受EN和EN控制。五、CMOS三態(tài)輸出門AENVDDYVP2VP1VN1VN2低電平使能的CMOS三態(tài)輸出門工作原理001導(dǎo)通導(dǎo)通Y=A110截止截止ZEN=1時(shí)，VP2、VN2均截止，輸出端Y呈現(xiàn)高阻態(tài)。

因此構(gòu)成使能端低電平有效的三態(tài)門。EN=0時(shí)，VP2和VN2導(dǎo)通，呈現(xiàn)低電阻，不影響CMOS反相器工作。

Y=AEN在反相器基礎(chǔ)上串接了PMOS管VP245六、CMOS數(shù)字集成電路應(yīng)用要點(diǎn)

(一)CMOS數(shù)字集成電路系列CMOS4000

系列

功耗極低、抗干擾能力強(qiáng)；電源電壓范圍寬VDD=3~15V；工作頻率低，fmax=5MHz；驅(qū)動(dòng)能力差。高速CMOS系列

(又稱HCMOS系列)

功耗極低、抗干擾能力強(qiáng)；電源電壓范圍VDD=2~6V；工作頻率高，fmax=50MHz；驅(qū)動(dòng)能力強(qiáng)。

提高速度措施：減小MOS管的極間電容。

由于CMOS電路UTH

VDD/

2，噪聲容限UNL

UNH

VDD/

2，因此抗干擾能力很強(qiáng)。電源電壓越高，抗干擾能力越強(qiáng)。六、CMOS數(shù)字集成電路應(yīng)用要點(diǎn)(一)CMOS數(shù)字集成46民品軍品VDD=2~6V

T表示與

TTL兼容VDD=4.5~5.5VCC54HC/74HC系列CC54HC/74HC系列TT按電源電壓不同分為按工作溫度不同分為CC74系列CC54系列高速

CMOS

系列民品軍品VDD=2~6VT表示與TTL471.注意不同系列

CMOS電路允許的電源電壓范圍不同，一般多用+5V。電源電壓越高，抗干擾能力也越強(qiáng)。

2.

閑置輸入端的處理不允許懸空。

可與使用輸入端并聯(lián)使用。但這樣會(huì)增大輸入電容，使速度下降，因此工作頻率高時(shí)不宜這樣用。與門和與非門的閑置輸入端可接正電源或高電平；或門和或非門的閑置輸入端可接地或低電平。(二)CMOS集成邏輯門使用的注意要點(diǎn)

1.注意不同系列CMOS電路允許的電源電壓范圍不同48主要要求：

可編程邏輯器件的技術(shù)簡(jiǎn)介了解可編程邏輯器件的分類5.3可編程邏輯器件了解低密度可編程邏輯器件的編程原理主要要求：可編程邏輯器件的技術(shù)簡(jiǎn)介了解可編程邏輯器件的分類495.3.1可編程邏輯器件設(shè)計(jì)技術(shù)簡(jiǎn)介

是由編程來確定其邏輯功能的器件。ProgrammableLogicalDevice，簡(jiǎn)稱PLD

●

邏輯電路的設(shè)計(jì)和測(cè)試均可在計(jì)算機(jī)上實(shí)現(xiàn)，設(shè)計(jì)成功的電路可方便地下載到

PLD，因而研制周期短、成本低、效率高，使產(chǎn)品能在極短時(shí)間內(nèi)推出。

特點(diǎn)

●

用

PLD實(shí)現(xiàn)的電路容易被修改。這種修改通過對(duì)

PLD重新編程實(shí)現(xiàn)，可以不影響其外圍電路。因此，其產(chǎn)品的維護(hù)、更新都很方便。

PLD使硬件也能象軟件一樣實(shí)現(xiàn)升級(jí)，因而被認(rèn)為是硬件革命?！?/p>

較復(fù)雜的數(shù)字系統(tǒng)能用1片或數(shù)片

PLD實(shí)現(xiàn)，因而，應(yīng)用

PLD生產(chǎn)的產(chǎn)品輕小可靠。此外，PLD還具有硬件加密功能。

●應(yīng)用

PLD設(shè)計(jì)電路時(shí)，需選擇合適的軟件工具。5.3.1可編程邏輯器件設(shè)計(jì)技術(shù)簡(jiǎn)介是由編程來確定其邏輯50通常簡(jiǎn)稱HDPLD低密度PLD高密度PLD(即HighDensityPLD，簡(jiǎn)稱HDPLD)陣列型HDPLD

現(xiàn)場(chǎng)可編程門陣列HDPLD

集成度>1000門的PLD稱為HDPLD

(一)

按集成密度分類FieldProgrammableGate

Array，簡(jiǎn)稱FPGA。PROM、PLA、PAL和GAL均屬低密度PLD。5.3.2可編程邏輯器件的類型通常簡(jiǎn)稱HDPLD低密度PLD高密度PLD(即Hig51在系統(tǒng)可編程邏輯器件普通PLD普通PLD需要使用編程器進(jìn)行編程，

而ISP器件不需要編程器。

(二)

按編程方式分類即In-SystemProgrammablePLD

(簡(jiǎn)稱ispPLD)在系統(tǒng)可編程邏輯器件普通PLD普通PLD需要使用編52

(三)

按可編程部位分類按器件內(nèi)可編程的部位不同分為：

1、PROM(即可編程ROM)

2、PLA(即ProgrammableLogicArray，可編程邏輯陣列)3、PAL(即ProgrammableArrayLogic，可編程陣列邏輯)4、GAL(即GeneticArrayLogic，通用陣列邏輯)(三)按可編程部位分類按器件內(nèi)可編程的部位不同分為：53PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出輸入緩沖電路用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

輸入緩沖電路

(a)一般畫法(b)PLD中的習(xí)慣畫法(a)(b)AAAAAA5.3.3可編程邏輯器件的基本結(jié)構(gòu)和編程原理PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸54由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。例如

CABCCABBAW7=ABCABCW0=與陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出5.3.3可編程邏輯器件的基本結(jié)構(gòu)和編程原理由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。CAB55PLD器件中連接的習(xí)慣畫法固定連接可編程連接斷開連接PLD中與門和或門的習(xí)慣畫法(a)(b)YCABCBAACBYYYCBA≥1PLD器件中連接的習(xí)慣畫法固定連接可編程連接斷開連接PLD56由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出CABCCABBAW7=ABCABCW0=●●●●●●與陣列的

PLD

習(xí)慣畫法5.3.3可編程邏輯器件的基本結(jié)構(gòu)和編程原理由多個(gè)多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項(xiàng)。PLD57由圖可得

Y1=ABC+ABC+ABCY2=ABC+ABCY3=ABC+ABC例如

ABC●●●Y3Y2Y1●●●●●●●●●●●●●與陣列或陣列PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出由多個(gè)多輸入或門組成，用以產(chǎn)生或項(xiàng)，即將輸入的某些乘積項(xiàng)相加。5.3.3可編程邏輯器件的基本結(jié)構(gòu)和編程原理由圖可得ABC●●●Y3Y2Y1●●●●●●●●●●●●●與58

由PLD結(jié)構(gòu)可知，從輸出端可得到輸入變量的乘積項(xiàng)之和，因此可實(shí)現(xiàn)任何組合邏輯函數(shù)。再配以觸發(fā)器，就可實(shí)現(xiàn)時(shí)序邏輯函數(shù)。PLD的基本結(jié)構(gòu)圖輸入電路與陣列輸出電路或陣列輸入項(xiàng)乘積項(xiàng)或項(xiàng)輸入輸出

PLD的輸出回路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類。5.3.3可編程邏輯器件的基本結(jié)構(gòu)和編程原理由PLD結(jié)構(gòu)可知，從輸出端可得到輸入變量595.3.4可編程ROM

內(nèi)部的或陣列可編程，與陣列和輸出電路固定，其編程數(shù)據(jù)只能寫一次。5.3.5PLA(可編程邏輯陣列)

內(nèi)部的與陣列和或陣列均可編程，輸出電路固定，其編程數(shù)據(jù)只能寫一次。5.3.6PAL(可編程陣列邏輯)

內(nèi)部的與陣列可編程，而或陣列和輸出電路固定，其編程數(shù)據(jù)只能寫一次。5.3.4可編程ROM內(nèi)部的或陣列可編程，與陣605.3.7GAL(通用陣列邏輯普通型)簡(jiǎn)介

內(nèi)部的與陣列可編程，輸出電路可組態(tài)輸出，采用了電擦除可重復(fù)編程，但或陣列固定不能編程。由于GAL工作速度高、價(jià)格低、具有強(qiáng)大的編程工具和軟件支撐，在電路結(jié)構(gòu)上用可編程的輸出邏輯宏單元取代了固定輸出電路，因而功能相對(duì)于PROM、PLA和PAL等可編程器件更強(qiáng)。稱為通用可編程邏輯器件。目前低密度的可編程邏輯器件多用GAL。

GAL器件分兩大類：一類為普通型GAL，其與或陣列結(jié)構(gòu)與PAL相似，如GAL16V8（V表示輸出方式可變）、GAL20V8、ispGAL16Z8都屬于這一類；另一類為新型GAL，其與或陣列均可編程，與PLA結(jié)構(gòu)相似，主要有GAL39V8。一、GAL可編程邏輯器件

5.3.7GAL(通用陣列邏輯普通型)簡(jiǎn)介內(nèi)61采用CMOSE2PROM工藝，可電擦除、可重復(fù)編程。

二

GAL16V8簡(jiǎn)介1.GAL16V8引腳圖VCCGAL16V8I/OI/OI/OOEI/OI/OI/OI/OI/OCLKIIIIIIIIGND12345678910111220191817161514138個(gè)輸入端8個(gè)I/O端1個(gè)時(shí)鐘輸入端1個(gè)輸出使能控制輸入端采用CMOSE2PROM工藝，可電擦除、可重復(fù)編程62GAL16V8可編程與陣列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8邏輯圖輸出邏輯宏單元(即

OutputLogicMacro-

Cell，簡(jiǎn)稱OLMC)與陣列

輸入電路GAL16V8可編程與陣列1CLK2I3I4I63可編程與陣列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8邏輯圖OLMC

中含有或門、D觸發(fā)器和多路選擇器等，通過對(duì)OLMC

編程可得到組合電路輸出、時(shí)序電路輸出、雙向I/O端等多種工作組態(tài)?？删幊膛c陣列1CLK2I3I4I5I664可編程與陣列(6432)1CLK2I3I4I5I6I7I8I9II/O19I/O18I/O17I/O16I/O15I/O14I/O13I/O12OE112.GAL16V8邏輯圖與陣列的作用是產(chǎn)生輸入信號(hào)的乘積項(xiàng)。其輸入信號(hào)為8個(gè)輸入端提供的原、反變量和8個(gè)反饋輸入端提供的原、反變量。產(chǎn)生這些變量的哪些乘積項(xiàng)，則由對(duì)與陣列的編程決定。

時(shí)鐘輸入端，提供時(shí)序電路所需要的時(shí)鐘信號(hào)。輸出使能控制輸入端。它作為全局控制信號(hào)控制各I/O端的工作方式?？删幊膛c陣列1CLK2I3I4I5I665了解現(xiàn)場(chǎng)可編程門陣列器件（FPGA）的結(jié)構(gòu)了解復(fù)雜可編程邏輯器件（CPLD）的結(jié)構(gòu)5.4CPLD/FPGA的基本結(jié)構(gòu)了解FPGA和CPLD的比較了解CPLD在系統(tǒng)邏輯電路

FPGA現(xiàn)場(chǎng)可編程邏輯電路了解FPGA現(xiàn)場(chǎng)可編程邏輯電路

FPGA現(xiàn)場(chǎng)可編程邏輯電路可編程邏輯器件的參數(shù)指標(biāo)了解現(xiàn)場(chǎng)可編程門陣列器件（FPGA）的結(jié)構(gòu)了解復(fù)雜可編程邏輯66

陣列擴(kuò)展型HDPLD包括EPLD和CPLD，CPLD在PAL、GAL結(jié)構(gòu)的基礎(chǔ)上擴(kuò)展或改進(jìn)而成的?；窘Y(jié)構(gòu)與PAL和GAL類似，均由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成度大得多。

EPLD采用EPROM工藝。與GAL相比，大量增加了OLMC的數(shù)目，增加了對(duì)OLMC中寄存器的異步復(fù)位和異步置位功能，其OLMC使用更靈活。缺點(diǎn)內(nèi)部互連性較差。

CPLD采用E2PROM工藝。與EPLD相比，增加了內(nèi)部連線，對(duì)邏輯宏單元和I/O單元均作了重大改進(jìn)。內(nèi)部資原互連性比EPLD有較大的改進(jìn)。5.4.1陣列擴(kuò)展型CPLD的基本結(jié)構(gòu)陣列擴(kuò)展型HDPLD包括EPLD和CPLD，CPLD在67CPLD的基本結(jié)構(gòu)邏輯陣列塊(LAB)CPLD的基本結(jié)構(gòu)邏輯陣列塊(LAB)685.4.2現(xiàn)場(chǎng)可編程門陣列FPGA的基本結(jié)構(gòu)FPGA由可配置邏輯塊CLB、輸入/輸出模塊IOB和互連資源IR三部分組成。①可配置邏輯塊CLB是實(shí)現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排列成一個(gè)陣列，散布于整個(gè)芯片。②可編程輸入/輸出模塊(IOB)主要完成芯片上邏輯與外部封裝腳的接口，它通常排列在芯片的四周。③可編程互連資源(IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。5.4.2現(xiàn)場(chǎng)可編程門陣列FPGA的基本結(jié)構(gòu)FPG69FPGA基本結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可編程開關(guān)矩陣可編程輸入/輸出模塊IOB互連資源ICR可配置邏輯模塊CLBFPGA器件基本結(jié)構(gòu)FPGA基本結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBC705.4.3CPLD/FPGA的比較

陣列型CPLD的可編程區(qū)域是采用E2PROM工藝E2PROM工藝，所以，掉電后數(shù)據(jù)可永久保存。

FPGA的編程區(qū)域在掉電以后，數(shù)據(jù)就丟失，所以，F(xiàn)PGA的配置數(shù)據(jù)都存儲(chǔ)在片外的EPROM、E2PROM或計(jì)算機(jī)軟、硬盤中。工作時(shí)可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能。即現(xiàn)場(chǎng)編程

CPLD

實(shí)現(xiàn)邏輯控制的能力強(qiáng)。

FPGA實(shí)現(xiàn)數(shù)據(jù)處理能力強(qiáng)；5.4.3CPLD/FPGA的比較陣列型715.4.4CPLD在系統(tǒng)邏輯電路

由于CPLD可編程邏輯器件分為普通CPLD和帶有下載編程接口的CPLD，即ISP-CPLD。

普通CPLD的編程下載需用相應(yīng)的編程器，ISP－CPLD不需要編程器，直接通過自帶的編程下載口就可以將數(shù)據(jù)寫入器件中，而且升級(jí)修改方便。

ISP-CPLD器件由于密度和性能持續(xù)提高，價(jià)格持續(xù)降低，開發(fā)工具不斷完善，因此正得到越來越廣泛的應(yīng)用。5.4.4CPLD在系統(tǒng)邏輯電路由于CPLD可725.4.5FPGA現(xiàn)場(chǎng)可編程邏輯電路FPGA現(xiàn)場(chǎng)可編程邏輯電路是由許多獨(dú)立的可編程邏輯模塊組成，可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。

FPGA具有集成度高，編程速度快，設(shè)計(jì)靈活及可再配置等特點(diǎn)。

FPGA廣泛地應(yīng)用在網(wǎng)絡(luò)路由器、電信交換機(jī)等大型數(shù)字設(shè)備上。5.4.5FPGA現(xiàn)場(chǎng)可編程邏輯電路FPG735.4.6

可編程邏輯器件的主要參數(shù)指標(biāo)1、器件的邏輯資源量

考慮的是所選的器件的邏輯資源量是否滿足本系統(tǒng)的要求。2、芯片速度

具體設(shè)計(jì)中應(yīng)對(duì)芯片速度的選擇有一綜合考慮，并不是速度越高越好。芯片速度的選擇應(yīng)與所設(shè)計(jì)的系統(tǒng)的最高工作速度相一致。3、器件功耗

CPLD的工作電壓多為5V，而FPGA的工作電壓的流行趨勢(shì)是越來越低，3.3V和2.5V的低工作電壓的FPGA的使用已十分普遍。因此，就低功耗、高集成度方面，F(xiàn)PGA具有絕對(duì)的優(yōu)勢(shì)。5.4.6可編程邏輯器件的主要參數(shù)指標(biāo)1、器件的邏輯資源745.5VHDL基本門電路

基本門電路用VHDL語(yǔ)言來描述十分方便。使用VHDL中定義的邏輯運(yùn)算符，同時(shí)實(shí)現(xiàn)一個(gè)與門、或門、與非門、或非門、異或門及反相器的邏輯。【例】LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYGATEIS PORT(A，B：INSTD_LOGIC；

YAND,YOR,YNAND,YNOR,YNOT,YXOR： OUTSTD_LOGIC)；ENDENTITYGATE；5.5VHDL基本門電路基本門電路用VHD75ARCHITECTUREARTOFGATEISBEGINYAND<=AANDB； --與門輸出

YOR<=AORB； --或門輸出

YNAND<=ANANDB； --與非門輸出

YNOR<=ANORB； --或非門輸出

YNOT<=NOTB； --反相器輸出

YXOR<=AXORB； --異或門輸出ENDARCHITECTUREART；ARCHITECTUREARTOFGATEIS76門電路是組成數(shù)字電路的基本單元之一，最基本的邏輯門電路有與門、或門和非門。實(shí)用中通常采用集成門電路，常用的有與非門、或非門、與或非門、異或門、輸出開路門、三態(tài)門和CMOS傳輸門等。門電路的學(xué)習(xí)重點(diǎn)是常用集成門的邏輯功能、外特性和應(yīng)用方法。

本章小結(jié)門電路是組成數(shù)字電路的基本單元之一，最基本章小結(jié)77TTL數(shù)字集成電路主要有CT74標(biāo)準(zhǔn)系列、CT74L低功耗系列、CT74H高速系列、CT74S肖特基系列、CT74LS低功耗肖特基系列、CT74AS先進(jìn)肖特基系列和CT74ALS先進(jìn)低功耗肖特基系列。其中，CT74L系列功耗最小，CT74AS系列工作頻率最高。

通常用功耗-

延遲積來綜合評(píng)價(jià)門電路性能。CT74LS系列功耗-延遲積很小、性能優(yōu)越、品種多、價(jià)格便宜，實(shí)用中多選用之。ALSTTL系列性能更優(yōu)于LSTTL，但品種少、價(jià)格較高。TTL數(shù)字集成電路主要有CT74標(biāo)準(zhǔn)系列、通常用78CMOS數(shù)字集成電路主要有CMOS4000系列和HCMOS系列。CMOS4000系列工作速度低，負(fù)載能力差，但功耗極低、抗干擾能力強(qiáng)，電源電壓范圍寬，因此，在工作頻率不高的情況下應(yīng)用很多。CC74HC和CC74HCT兩個(gè)系列的工作頻率和負(fù)載能力都已達(dá)到TTL集成電路CT74LS的水平，但功耗、抗干擾能力和對(duì)電源電壓變化的適應(yīng)性等比CT74LS更優(yōu)越。因此，CMOS電路在數(shù)字集成電路中，特別是大規(guī)模集成電路應(yīng)用更廣泛，已成為數(shù)字集成電路的發(fā)展方向。CMOS數(shù)字集成電路主要有CMOS4000系列和HCM79應(yīng)用集成門電路時(shí)，應(yīng)注意：TTL電路只能用＋5V(74系列允許誤差±5%)；CMOS4000系列可用3~15V；HCMOS系列可用2~6V；CTMOS系列用4.5~5.5V。一般情況下，CMOS門多用5V，以便與TTL電路兼容。

(1)電源電壓的正確使用

(2)輸出端的連接

開路門的輸出端可并聯(lián)使用實(shí)現(xiàn)線與，還可用來驅(qū)動(dòng)需要一定功率的負(fù)載。三態(tài)輸出門的輸出端也可并聯(lián)，用來實(shí)現(xiàn)總線結(jié)構(gòu)，但三態(tài)輸出門必須分時(shí)使能。使用三態(tài)門時(shí)，需注意使能端的有效電平。

普通門(具有推拉式輸出結(jié)構(gòu))的輸出端不允許直接并聯(lián)實(shí)現(xiàn)線與。應(yīng)用集成門電路時(shí)，應(yīng)注意：TTL電路只能用＋5V(74系80電路類型電源電壓/V傳輸延遲時(shí)間/ns靜態(tài)功耗/mW功耗－延遲積/mW-ns直流噪聲容限輸出邏輯擺幅/VVNL/VVNH/VTTLCT54/74＋510151501.22.23.5CT54LS/74LS＋57.52150.40.53.5HTL＋158530255077.513ECLCE10K系列－5.2225500.1550.1250.8CE100K系列－4.50.7540300.1350.1300.8CMOSVDD=5V＋5455×10－3225×10－32.23.45VDD=15V＋151215×10－3180×10－36.59.015高速CMOS＋581×10－38×10－31.01.55

各類數(shù)字集成電路主要性能參數(shù)比較表電路類型電源電壓/V傳輸延遲時(shí)間/ns靜態(tài)功耗/mW功耗－延81(3)

閑置輸入端的處理

(4)信號(hào)的正確使用TTL電路輸入端懸空時(shí)相當(dāng)于輸入高電平，CMOS電路多余輸入端不允許懸空。

CMOS電路多余輸入端與有用輸入端的并接僅適用于工作頻率很低的場(chǎng)合。數(shù)字電路中的信號(hào)有高電平和低電平兩種取值，高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。門電路種類不同，高電平和低電平的允許范圍也不同?；蜷T和或非門與門和與非門多余輸入端接地或與有用輸入端并接多余輸入端接正電源或與有用輸入端并接(3)閑置輸入端的處理(4)信號(hào)的正確使用TTL電82UIL≤UOFFUIH≥UONUIL≤USLUIH≥USH通常以保證有較大的噪聲容限噪聲容限越大，則電路抗干擾能力越強(qiáng)。UIL

UOL

0VUIH

UOH

VDDUNL

UNH

VDD/

2，噪聲容限很大，因此電路抗干擾能力很強(qiáng)。

CMOS傳輸門既可傳輸數(shù)字信號(hào)，也可傳輸模擬信號(hào)。

當(dāng)輸入端外接電阻RI時(shí)RI＜

ROFF相當(dāng)于輸入邏輯0RI

＞

RON

相當(dāng)于輸入邏輯1TTL電路CMOS電路CMOS門電路由于輸入電流為零，因此不存在開門電阻和關(guān)門電阻。UIL≤UOFFUIL≤USL通常以保證有較大的噪聲容限噪聲83PLD由與陣列、或陣列和輸入輸出電路組成。輸入電路主要產(chǎn)生輸入變量的原變量和反變量，并提供一定的輸入驅(qū)動(dòng)能力，與陣列用于產(chǎn)生邏輯函數(shù)的乘積項(xiàng)，或陣列用于獲得積之和，因此，從原理上講，可編程邏輯器件可以實(shí)現(xiàn)任何組合邏輯函數(shù)。輸出電路可提供多種不同的輸出結(jié)構(gòu)，其中可包含觸發(fā)器，從而使PLD也能實(shí)現(xiàn)時(shí)序邏輯功能。PLD由與陣列、或陣列和輸入輸出電路組成。輸入電路主要產(chǎn)生84PLD根據(jù)可編程部位不同，分為半場(chǎng)可編程和全場(chǎng)可編程器件。PROM、PAL和GAL只有一種陣列可編程，稱為半場(chǎng)可編程邏輯器件，PLA的與陣列和或陣列均可編程，稱為全場(chǎng)可編程邏輯器件。全場(chǎng)可編程器件由于技術(shù)復(fù)雜，價(jià)格昂貴，加上編程軟件不夠成熟，因此使用很少。而半場(chǎng)可編程器件簡(jiǎn)單、經(jīng)濟(jì)、編程軟件豐富且成熟，因而應(yīng)用廣泛，其中最為常用的是GAL。GAL具有可重復(fù)編程和輸出可組態(tài)的優(yōu)點(diǎn)。PLD根據(jù)可編程部位不同，分為半場(chǎng)可編程和全場(chǎng)可編程器件。85PLD采用PROM工藝的稱為一次可編程器件(又簡(jiǎn)稱OTP芯片，OTP是OnlyTimeProgrammable的縮寫)，如PAL等器件。采用E2PROM工藝的為可重復(fù)編程的可編程器件，如GAL、ISP-PLD系列器件等。PLD采用PROM工藝的稱為一次可編程器件(又簡(jiǎn)稱OT86ISP-PLD不需要編程器，可直接對(duì)用戶板上的器件進(jìn)行編程，可在不改動(dòng)硬件電路的情況下，實(shí)現(xiàn)對(duì)產(chǎn)品的改進(jìn)和升級(jí)。它由于具有集成密度高、工作速度快、編程方法先進(jìn)、設(shè)計(jì)周期短等一系列優(yōu)點(diǎn)，發(fā)展非常迅速，前景十分看好。ISP-PLD不需要編程器，可直接對(duì)用戶板87第5章門電路與可編程邏輯器件

第5章門電路與可編程邏輯器件88概述邏輯門電路可編程邏輯器件CPLD/FPGA的基本結(jié)構(gòu)VHDL描述邏輯門電路本章小結(jié)概述邏輯門電路可編程邏輯器件CPLD/FPGA的基本結(jié)構(gòu)V89TTL即Transistor-TransistorLogicCMOS即ComplementaryMetal-Oxide-Semiconductor

一、門電路的作用和常用類型按功能特點(diǎn)不同分普通門(推拉式輸出)

CMOS傳輸門

輸出開路門三態(tài)門門電路

(GateCircuit)

指用以實(shí)現(xiàn)基本邏輯關(guān)系和常用復(fù)合邏輯關(guān)系的電子電路。是構(gòu)成數(shù)字電路的基本單元之一按邏輯功能不同分

與門

或門

非門

異或門

與非門

或非門

與或非門

按電路結(jié)構(gòu)不同分

TTL

集成門電路

CMOS

集成門電路輸入端和輸出端都用三極管的邏輯門電路。

用互補(bǔ)對(duì)稱MOS管構(gòu)成的邏輯門電路。TTL即Transistor-TransistorL90二、高電平和低電平的含義

高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。

高電平信號(hào)是多大的信號(hào)？低電平信號(hào)又是多大的信號(hào)？10高電平低電平01高電平低電平正邏輯體制負(fù)邏輯體制由門電路種類等決定二、高電平和低電平的含義高電平和低電平為某規(guī)定范圍的電位值91

自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、MSI、LSI到VLSI的發(fā)展過程。數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同大致可以分為三類：①通用型中、小規(guī)模集成電路；②用軟件組態(tài)的大規(guī)模、超大規(guī)模集成電路，如微處理器、單片機(jī)等；③專用集成電路ASIC。為用戶需要而設(shè)計(jì)的LSI或VLSI電路?？梢酝ㄟ^VHDL硬