FPGA結(jié)構(gòu)與配置課件

第3章

FPGA／CPLD結(jié)構(gòu)與應(yīng)用EDA技術(shù)實(shí)用教程第3章EDA技術(shù)實(shí)用教程

FPGA-FieldProgrammableGateArray

CPLD-ComplexProgrammableLogicDevice

FPGA-FieldProgrammable3.1概述基本PLD器件的原理結(jié)構(gòu)圖3.1概述基本PLD器件的原理結(jié)構(gòu)圖3.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC3.1概述3.1.1可編程邏輯器件的發(fā)展歷程70年代80年代90年3.1.2可編程邏輯器件的分類按集成度(PLD)分類3.1概述3.1.2可編程邏輯器件的分類按集成度(PLD)分類3.3.2簡(jiǎn)單PLD原理3.2.1電路符號(hào)表示常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照3.2簡(jiǎn)單PLD原理3.2.1電路符號(hào)表示常用邏輯門3.2.1電路符號(hào)表示圖3-4PLD的互補(bǔ)緩沖器圖3-5PLD的互補(bǔ)輸入圖3-6PLD中與陣列表示圖3-7PLD中或陣列的表示圖3-8陣列線連接表示

3.2簡(jiǎn)單PLD原理3.2.1電路符號(hào)表示圖3-4PLD的互補(bǔ)緩沖器3.2.2PROM圖3-9PROM基本結(jié)構(gòu)：其邏輯函數(shù)是：3.2簡(jiǎn)單PLD原理3.2.2PROM圖3-9PROM基本結(jié)構(gòu)：其邏輯函3.2.2PROM圖3-10PROM的邏輯陣列結(jié)構(gòu)邏輯函數(shù)表示：3.2簡(jiǎn)單PLD原理3.2.2PROM圖3-10PROM的邏輯陣列結(jié)構(gòu)邏3.2.2PROM圖3-11PROM表達(dá)的PLD圖陣列圖3-12用PROM完成半加器邏輯陣列3.2簡(jiǎn)單PLD原理3.2.2PROM圖3-11PROM表達(dá)的PLD圖陣列3.2.3PLA圖3-13PLA邏輯陣列示意圖3.2簡(jiǎn)單PLD原理3.2.3PLA圖3-133.2簡(jiǎn)單PLD原理3.2.3PLA圖3-14PLA與PROM的比較3.2簡(jiǎn)單PLD原理3.2.3PLA圖3-14PLA與PROM的比較33.2.4PAL圖3-15PAL結(jié)構(gòu)：圖3-16PAL的常用表示：3.2簡(jiǎn)單PLD原理3.2.4PAL圖3-15PAL結(jié)構(gòu)：圖3-16P3.2.4PAL圖3-17一種PAL16V8的部分結(jié)構(gòu)圖3.2簡(jiǎn)單PLD原理3.2.4PAL圖3-17一種PAL16V8的部分結(jié)構(gòu)3.2.5GAL圖3-18GAL16V8的結(jié)構(gòu)圖3.2.5GAL圖3-18GAL16V8的結(jié)構(gòu)圖3.2.5GAL圖3-19寄存器輸出結(jié)構(gòu)圖3-20寄存器模式組合雙向輸出結(jié)構(gòu)3.2簡(jiǎn)單PLD原理(1)寄存器模式。

3.2.5GAL圖3-19寄存器輸出結(jié)構(gòu)圖3-20寄存器3.2.5GAL圖3-21組合輸出雙向結(jié)構(gòu)圖3-22復(fù)合型組合輸出結(jié)構(gòu)3.2簡(jiǎn)單PLD原理(2)復(fù)合模式。

3.2.5GAL圖3-21組合輸出雙向結(jié)構(gòu)圖3-223.2.5GAL圖3-23反饋輸入結(jié)構(gòu)圖3-24輸出反饋結(jié)構(gòu)圖3-25簡(jiǎn)單模式輸出結(jié)構(gòu)(3)簡(jiǎn)單模式。

3.2簡(jiǎn)單PLD原理3.2.5GAL圖3-23反饋輸入結(jié)構(gòu)圖3-24輸出反3.3CPLD結(jié)構(gòu)與工作原理圖3-26MAX7000系列的單個(gè)宏單元結(jié)構(gòu)3.3CPLD結(jié)構(gòu)與工作原理圖3-26MAX7000系1、邏輯陣列塊(LAB)圖3-27-MAX7128S的結(jié)構(gòu)3.3CPLD結(jié)構(gòu)與工作原理1、邏輯陣列塊(LAB)圖3-27-MAX7128S的結(jié)3.3CPLD結(jié)構(gòu)與工作原理2、宏單元邏輯陣列

乘積項(xiàng)選擇矩陣可編程寄存器3.3CPLD結(jié)構(gòu)與工作原理2、宏單元邏輯陣列乘積3.3CPLD結(jié)構(gòu)與工作原理3、擴(kuò)展乘積項(xiàng)圖3-28共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)（1）共享擴(kuò)展項(xiàng)3.3CPLD結(jié)構(gòu)與工作原理3、擴(kuò)展乘積項(xiàng)圖3-28圖3-29并聯(lián)擴(kuò)展項(xiàng)饋送方式（2）并聯(lián)擴(kuò)展項(xiàng)3.3CPLD結(jié)構(gòu)與工作原理圖3-29并聯(lián)擴(kuò)展項(xiàng)饋送方式（2）并聯(lián)擴(kuò)展項(xiàng)3.33.3CPLD結(jié)構(gòu)與工作原理4、可編程連線陣列圖3-30PIA信號(hào)布線到LAB的方式3.3CPLD結(jié)構(gòu)與工作原理4、可編程連線陣列圖3-35、I/O控制塊圖3-31-EPM7128S器件的I/O控制塊3.3CPLD結(jié)構(gòu)與工作原理5、I/O控制塊圖3-31-EPM7128S器件的I/O控制3.4FPGA結(jié)構(gòu)與工作原理3.4.1查找表圖3-33FPGA查找表單元內(nèi)部結(jié)構(gòu)圖3-32FPGA查找表單元3.4FPGA結(jié)構(gòu)與工作原理3.4.1查找表圖3-3圖3-34FLEXFPGA內(nèi)部結(jié)構(gòu)

3.4.2FLEX10K系列器件

圖3-34FLEXFPGA內(nèi)部結(jié)構(gòu)3.4.2FL3.4.2FLEX10K系列器件

(1)邏輯單元LE。圖3-35LE(LC)結(jié)構(gòu)圖

3.4.2FLEX10K系列器件(1)邏輯單元LE。(1)邏輯單元LE圖3-36進(jìn)位鏈連通LAB中的所有LE快速加法器,比較器和計(jì)數(shù)器DFF進(jìn)位輸入(來(lái)自上一個(gè)邏輯單元)S1LE1查找表LUT進(jìn)位鏈DFFS2LE2A1B1A2B2進(jìn)位輸出(到LAB中的下一個(gè)邏輯單元)進(jìn)位鏈查找表LUT3.4.2FLEX10K系列器件

(1)邏輯單元LE圖3-36進(jìn)位鏈連通LAB中的所有LE(1)邏輯單元LE圖3-37兩種不同的級(jí)聯(lián)方式“與”級(jí)聯(lián)鏈“或”級(jí)聯(lián)鏈LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼速度可達(dá)2.4+0.6x3=4.2ns3.4.2FLEX10K系列器件

(1)邏輯單元LE圖3-37兩種不同的級(jí)聯(lián)方式“與”級(jí)聯(lián)(2)邏輯陣列LAB(LogicArrayBlock)圖3-38FLEX10KLAB的結(jié)構(gòu)圖

(2)邏輯陣列LAB(LogicArrayBlock)(3)快速通道(FastTrack)3.4.2FLEX10K系列器件

FastTrack遍布于整個(gè)FLEX10K器件，是一系列水平和垂直走向的連續(xù)式布線通道。

FastTrack連接是由遍布整個(gè)器件的“行互連”和“列互線”組成的。

(3)快速通道(FastTrack)3.4.2FLE(4)I/O單元與專用輸入端口

圖3-39IO單元結(jié)構(gòu)圖

(4)I/O單元與專用輸入端口圖3-39IO單元結(jié)構(gòu)(5)嵌入式陣列塊EAB(EmbeddedArrayBlock)3.4.2FLEX10K系列器件

圖3-40用EAB構(gòu)成不同結(jié)構(gòu)的RAM和ROM輸出時(shí)鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11寫使能輸入時(shí)鐘(5)嵌入式陣列塊EAB(EmbeddedArrayB3.5.1內(nèi)部邏輯測(cè)試

3.5FPGA/CPLD測(cè)試技術(shù)3.5.2JTAG邊界掃描測(cè)試

圖3-41邊界掃描電路結(jié)構(gòu)

3.5.1內(nèi)部邏輯測(cè)試3.5FPGA/CPLD測(cè)試3.5.2JTAG邊界掃描測(cè)試

表3-1邊界掃描IO引腳功能引

腳描

述功

能TDI測(cè)試數(shù)據(jù)輸入(TestDataInput)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出(TestDataOutput)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。TMS測(cè)試模式選擇(TestModeSelect)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入(TestClockInput)時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。3.5.2JTAG邊界掃描測(cè)試表3-1邊界掃描IO3.5.2JTAG邊界掃描測(cè)試

JTAGBST需要下列寄存器：指令寄存器旁路寄存器邊界掃描寄存器用來(lái)決定是否進(jìn)行測(cè)試或訪問(wèn)數(shù)據(jù)寄存器操作這個(gè)1bit寄存器用來(lái)提供TDI和TDO的最小串行通道由器件引腳上的所有邊界掃描單元構(gòu)成3.5.2JTAG邊界掃描測(cè)試JTAGBST需要下列3.5.2JTAG邊界掃描測(cè)試

圖3-42邊界掃描數(shù)據(jù)移位方式

3.5.2JTAG邊界掃描測(cè)試圖3-42邊界掃描數(shù)3.5.2JTAG邊界掃描測(cè)試

圖3-43JTAGBST系統(tǒng)內(nèi)部結(jié)構(gòu)

3.5.2JTAG邊界掃描測(cè)試圖3-43JTAG圖3-44JTAGBST系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖

圖3-44JTAGBST系統(tǒng)與與FLEX器件關(guān)聯(lián)結(jié)構(gòu)圖3.5.2JTAG邊界掃描測(cè)試

圖3-45JTAGBST選擇命令模式時(shí)序

3.5.2JTAG邊界掃描測(cè)試圖3-45JTAG3.5.2JTAG邊界掃描測(cè)試

TAP控制器的命令模式

l

SAMPLE／PRELOAD指令模式。l

EXTEST指令模式。l

BYPASS指令模式。l

IDCODE指令模式l

USERCODE指令模式3.5.3嵌入式邏輯分析儀

3.5.2JTAG邊界掃描測(cè)試TAP控制器的命令模式3.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述1.ispLSI器件系列

ispLSI1000E系列

ispLSI2000E/2000VL/200VE系列

ispLSI5000V系列

ispLSI8000/8000V系列

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述2.

ispLSI器件的結(jié)構(gòu)與特點(diǎn)

采用UltraMOS工藝

系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能

邊界掃描測(cè)試功能

加密功能短路保護(hù)功能3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述3.6.2Xilinx公司的FPGA和CPLD器件系列

1.Virtex-4系列FPGA面向邏輯密集的設(shè)計(jì)：Virtex-4LX面向高性能信號(hào)處理應(yīng)用：Virtex-4SX面向高速串行連接和嵌入式處理應(yīng)用：Virtex-4FX2.SpartanⅡ器件系列

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述3.6.2Xilinx公司的FPGA和CPLD器件系列

3.XC9500系列CPLD4.XilinxFPGA配置器件SPROM5.Xilinx的IP核

邏輯核(LogiCORE)通用類

接口類Alliance核3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述3.6.3Altera公司FPGA和CPLD器件系列

1.StratixII系列FPGAStratixII提供了高速I/O信號(hào)和接口:專用串行/解串（SERDES）電路

動(dòng)態(tài)相位調(diào)整（DPA）電路

支持差分I/O信號(hào)電平

提供外部存儲(chǔ)器接口

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述3.6.3Altera公司FPGA和CPLD器件系列

2.Stratix系列FPGA3.ACEX系列FPGA4.FLEX系列FPGA5.MAX系列CPLD6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.Altera宏功能塊及IP核

3.6.1Lattice公司CPLD器件系列3.63.6.1Lattice公司CPLD器件系列

3.6FPGA/CPLD產(chǎn)品概述3.6.4Actel公司的FPGA器件系列

3.6.5Altera公司的FPGA配置方式與器件系列

表3-2AlteraFPGA常用配置器件器

件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳

TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1213212942×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC106465536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFPEPC1064V65536×1位，5V供電8腳PDIP、20腳PLCC、32腳TQFP3.6.1Lattice公司CPLD器件系列3.63.7CPLD和FPGA的編程與配置表3-3圖3-46接口各引腳信號(hào)名稱圖3-4610芯下載口

3.7CPLD和FPGA的編程與配置表3-3圖3-3.7.1CPLD的ISP方式編程

3.7CPLD和FPGA的編程與配置圖3-47CPLD編程下載連接圖

3.7.1CPLD的ISP方式編程3.7CPLD和3.7.1CPLD的ISP方式編程

3.7CPLD和FPGA的編程與配置圖3-48多CPLD芯片ISP編程連接方式

3.7.1CPLD的ISP方式編程3.7CPLD和3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的編程與配置圖3-49PS模式，F(xiàn)LEX10K配置時(shí)序

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.2使用PC并行口配置FPGA圖3-50多FPGA芯片配置電路

3.7.2使用PC并行口配置FPGA圖3-50多F3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的編程與配置圖3-51FPGA使用EPC配置器件的配置時(shí)序

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.2使用PC并行口配置FPGA3.7CPLD和FPGA的編程與配置圖3-52FPGA的配置電路原理圖（注，此圖來(lái)自Altera資料，中間一上拉線應(yīng)串1K電阻）

3.7.2使用PC并行口配置FPGA3.7CPLD3.7.3用專用配置器件配置FPGA圖3-53EPC2配置FPGA的電路原理圖

3.7.3用專用配置器件配置FPGA圖3-53EP3.7.4使用單片機(jī)配置FPGA3.7CPLD和FPGA的編程與配置圖3-54MCU用PPS模式配置FPGA電路

3.7.4使用單片機(jī)配置FPGA3.7CPLD和F3.7.4使用單片機(jī)配置FPGA3.7CPLD和FPGA的編程與配置圖3-55單片機(jī)使用PPS模式配置時(shí)序

3.7.4使用單片機(jī)配置FPGA3.7CPLD和F3.7.4使用單片機(jī)配置FPGA3.7CPLD和FPGA的編程與配置圖3-5