電子科技大學(xué)EDA指導(dǎo)書(shū)附完整答案

數(shù)字系統(tǒng)EDA技術(shù)學(xué)院實(shí)驗(yàn)指導(dǎo)書(shū)學(xué)院實(shí)驗(yàn)指導(dǎo)書(shū)實(shí)驗(yàn)一八位全加器的設(shè)計(jì)一、預(yù)習(xí)內(nèi)容結(jié)合教材中的介紹熟悉QuartusII軟件的使用及設(shè)計(jì)流程；八位全加器設(shè)計(jì)原理。二、實(shí)驗(yàn)?zāi)康恼莆請(qǐng)D形設(shè)計(jì)方法；熟悉QuartusII軟件的使用及設(shè)計(jì)流程；掌握全加器原理，能進(jìn)行多位加法器的設(shè)計(jì)。三、實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求1、用VHDL設(shè)計(jì)一個(gè)四位并行全加器；2、用圖形方式構(gòu)成一個(gè)八位全加器的頂層文件；3、完成八位全加器的時(shí)序仿真。五、實(shí)驗(yàn)原理與內(nèi)容1、原理：加法器是數(shù)字系統(tǒng)中的基本邏輯器件。例如：為了節(jié)省資源，減法器和硬件乘法器都可由加法器來(lái)構(gòu)成。但寬位加法器的設(shè)計(jì)是很耗費(fèi)資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開(kāi)發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問(wèn)題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來(lái)越大。實(shí)驗(yàn)表明，4位二進(jìn)制并行加法器和串行級(jí)聯(lián)加法器占用幾乎相同的資源。這樣，多位數(shù)加法器由4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。因此本實(shí)驗(yàn)中的8位加法器采用兩個(gè)4位二進(jìn)制并行加法器級(jí)聯(lián)而成。2、實(shí)現(xiàn)框圖：1）四位加法器四位加法器可以采用四個(gè)一位全加器級(jí)連成串行進(jìn)位加法器，實(shí)現(xiàn)框圖如下圖所示，其中CSA為一位全加器。顯然，對(duì)于這種方式，因高位運(yùn)算必須要等低位進(jìn)位來(lái)到后才能進(jìn)行，因此它的延遲非?？捎^，高速運(yùn)算肯定無(wú)法勝任。AlAsB?AlBiAuEdThDaDj頃通過(guò)對(duì)串行進(jìn)位加法器研究可得：運(yùn)算的延遲是由于進(jìn)位的延遲。因此，減小進(jìn)位的延遲對(duì)提高運(yùn)算速度非常有效。下圖是減少了進(jìn)位延遲的一種實(shí)現(xiàn)方法。可見(jiàn)，將迭代關(guān)系去掉，則各位彼此獨(dú)立，進(jìn)位傳播不復(fù)存在。因此，總的延遲是兩級(jí)門(mén)的延遲，其高速也就自不待言。2）八位加法器用兩個(gè)并行四位加法器實(shí)現(xiàn)一個(gè)八位加法器的框圖如下:Cin->DataInA[3:0]DataINB[3:0]“四位全加器DataOut[3:0]?CoutCinDataInA[7:4]*DataINB[7:4r四位全加器DataOut[7:4]Cout六、實(shí)驗(yàn)步驟Cin->DataInA[3:0]DataINB[3:0]“四位全加器DataOut[3:0]?CoutCinDataInA[7:4]*DataINB[7:4r四位全加器DataOut[7:4]Cout1、用VHDL語(yǔ)言或圖形輸入法設(shè)計(jì)一個(gè)并行四位全加器；2、利用步驟一得到的四位全加器使用圖形輸入法實(shí)現(xiàn)一個(gè)8位全加器；3、對(duì)最后的頂層文件進(jìn)行編譯、仿真；4、如果時(shí)間有余可以直接設(shè)計(jì)一個(gè)八位的串行全加器，比較上述兩種方法綜合后的不同(主要從消耗資源和運(yùn)算速度考慮)。七、實(shí)驗(yàn)報(bào)告1、四位加法器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder4isport(c4:instd_logic;a4:instd_logic_vector(3downto0);b4:instd_logic_vector(3downto0);s4:outstd_logic_vector(3downto0);co4:outstd_logic);endentityadder4;architectureartofadder4issignals5:std_logic_vector(4downto0);signala5,b5:std_logic_vector(4downto0);begina5<='0'&a4;b5<='0'&b4;s5<=a5+b5+c4;s4<=s5(3downto0);co4<=s5(4);endarchitectureart;連線圖仿真波形TimeBai:15.65ni■<Pairier77.B2uiIntB-vd77.BuiStat:EndNElTi-SValue1S.6￡]je40.?Ed史us1E2.B3usL&30ue2M.8he245.TBg*iiiiii1565ns□Ui5il丁Vint-t'CBAiCDS“i麗W口3wUi:u注]{X<XEXWX，fEX-：X>XX：UI。:m；：￥>3x尋熾u\%X4s您偵2、分析實(shí)驗(yàn)結(jié)果；從波形中可以看出，S8的輸出由A8和B8的和來(lái)得到，而且顯示是以8個(gè)為一組進(jìn)行顯示的。3、心得體會(huì)；首先編寫(xiě)正確的程序是非常重要的，特別注意拼寫(xiě)的情況。另外在仿真是一定要搞清楚，頂層文件和其它組成文件的區(qū)別。在一開(kāi)始就應(yīng)該注意到，免得在后面又重新來(lái)建立新的工程。八、問(wèn)題及思考試設(shè)計(jì)一由8位二進(jìn)制加法器為基本元件構(gòu)成的8位減法器。源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityadder8isport(c8:instd_logic;a8:instd_logic_vector(7downto0);b8:instd_logic_vector(7downto0);s8:outstd_logic_vector(7downto0);co8:outstd_logic);endentityadder8;architectureartofadder8iscomponentadder4isport(c4:instd_logic;a4:instd_logic_vector(3downto0);b4:instd_logic_vector(3downto0);s4:outstd_logic_vector(3downto0);co4:outstd_logic);endcomponentadder4;signalsc:std_logic;beginu1:adder4portmap(c4=>c8,a4=>a8(3downto0),b4=>b8(3downto0),s4=>s8(3downto0),co4=>sc);u2:adder4portmap(c4=>sc,a4=>a8(7downto4),b4=>b8(7downto4),s4=>s8(7downto4),co4=>co8);endarchitectureart;

電路圖=adders:削，U].削，U]...——由及[7..C].倒.氏.!一'羽"胡1DB[70J；inst■sS[7..Ol◎床亓……「；洞至「界行j"….茹仿真波形15E5ntwJPointer5.73usIntelvN^71us：5lari:|015E5ntwJPointer5.73usIntelvN^71us：5lari:|0p￡End10￡麗Ji#Velue]5.6￡昔□田afiU||5=日國(guó)昭U1E9MBC&U|M.1^20..旦.已........1AMa就erTimeBa'JP3IS.65n.34D.93U301.甲>15122.p9竺163.pflu.52134.0g24S1&吐：r<iXC<?；X<X\X\)?；尤〔「史；2n「]:*1：項(xiàng);:5X：7W?I??TX約煩格\)?4*ECDCDCDE??E???(lIXiD?(KXlE?(lIXlD(IZ}?S?^E?^實(shí)驗(yàn)二用七段LED顯示8421BCD碼的VHDL設(shè)計(jì)一、預(yù)習(xí)內(nèi)容、1、結(jié)合附錄一了解EDA實(shí)驗(yàn)箱的原理；2、七段LED顯示原理；3、怎樣用VHDL實(shí)現(xiàn)8421BCD碼在七段LED數(shù)碼管上顯示。二、實(shí)驗(yàn)?zāi)康牧私釼HDL進(jìn)行EDA設(shè)計(jì)的基本步驟；學(xué)會(huì)用QuartusII進(jìn)行時(shí)序仿真；了解EDA實(shí)驗(yàn)箱的基本功能；三、實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求用VHDL設(shè)計(jì)具有清除端、使能端，計(jì)數(shù)范圍為0-999的計(jì)數(shù)器設(shè)計(jì)。輸出為8421BCD碼；用VHDL設(shè)計(jì)七段LED譯碼顯示電路；QuartusII進(jìn)行時(shí)序仿真；下載該程序驗(yàn)證程序是否正確；請(qǐng)事先準(zhǔn)備一個(gè)優(yōu)盤(pán)，本實(shí)驗(yàn)程序需要保存，后面實(shí)驗(yàn)需要用到。五、實(shí)驗(yàn)原理與內(nèi)容1、8421BCD編碼在數(shù)字系統(tǒng)中常用四位二進(jìn)制代碼來(lái)表示一位十進(jìn)制數(shù)字0、1、2、.?.、9,稱(chēng)之為二一十進(jìn)制代碼，艮RBCD碼。將十進(jìn)制數(shù)編成BCD碼的電路，稱(chēng)為稱(chēng)二一十進(jìn)制（BCD）編碼器。二十進(jìn)制編碼的方案很多，若BCD編碼器采用8421編碼方案，稱(chēng)為8421BCD編碼器。2、七段譯碼器下圖為譯碼器邏輯圖，請(qǐng)按圖進(jìn)行連線。其中A，B，C，D接撥號(hào)開(kāi)關(guān)，a，b，c，d，e，f，g接數(shù)碼顯示接口，管腳映射均為I/O口，映射后，通過(guò)撥號(hào)開(kāi)關(guān)改變輸入二進(jìn)制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。V/cWL段譯碼器樣嗎器小動(dòng)敏嗎管對(duì)成電路3、譯碼器真值表數(shù)值輸入輸出ABCDabcdefg000001111110100010110000200101101101300111111001401000110011501011011011601101011111701111110000810001111111910011111011A10101110111B10110011111C11001001110D11010111101E11101001111F11111000111六、實(shí)驗(yàn)步驟1、寫(xiě)出七段譯碼器和具有清除端、使能端，計(jì)數(shù)范圍為0-999的計(jì)數(shù)器的VHDL源程序，編譯通過(guò)；2、進(jìn)行波形仿真；3、選定器件、映射管腳、編譯、下載。七、實(shí)驗(yàn)報(bào)告1、寫(xiě)出實(shí)驗(yàn)源程序，畫(huà)出仿真波形；三、各模塊VHDL程序1、0-9計(jì)數(shù)器二\-—cntlO.VHD1Horaryieee;use±eee.s*tdlogic4.all;useieee.std_l□aic_unsianed.all;HentitycutIDis■6Hport(alk_10fclr_10rena_10:instd_lagic;cq_10:but￡ersLd_lagic_vect□r(3downto0);c-o10:k>uffez?stdlogic);endentityent10;Harchitectureartofent10issignalcqi:std_logic_VECtor(3downto0);H￡?egi:nSprocess(slk_10,clr_10fena_10}isbeainHifclr_10=ll,thencqi<=rr0000n;1-6Helsifclk_10'eventandclk_10=,11thenHitena_ia=B11thenBifcqi=n10DlrTthencai<=nQ30on.Helsecqi<=cqi+'1';endit;endif;endif;endprocess;Hprocess(clk_10fcqi}is￡jeginSifelk101evenuandelk10=111etienifccri<n1001r,ifccri<n1001r,then3134CQ_10<=,0';else313400_10<='11;endif;endif;endprocess;cq_10<=cqi;endarchiteatureart：;382、0-999計(jì)數(shù)器p-cnt999.vt:dlitzaxYleeei：useie=e-srd_lagic_1164.all;leae-ar^logl^iWBigaed.;Hent.±tycn.t-9-9^isHpcrt(clk?clx,eTLa;instd._logicjco:buffer曰td_JLgics;eqsbutfer3rd_logiQ_vector111downto0>>;endencicycut999;13LSclr_lQfena._lQ:in9td._lDgia;ddxchiteclzvireartafcampan-snccntlOpert(clRao_20:atiUU建二sc-d_lcgia;cq_ILO:bufferstd_lDgicz_-13LSclr_lQfena._lQ:in9td._lDgia;gjI,db2;3td_lauic?Begin二9202122二9202122232425po~tmap(elk_10—>z1clr_10—>匚］■匚「ui□日_U<3—>■匕匚u口_3L9—，匚二:！「匚口_口心=>匚弓〈3downt□叫)】U2scntlOportna，E-(clk_10->o-31,clr_10->clrrenai_iO->Enflrca_10->c52raq_10->cq(7dawncc3|i);U3:cntlQpoxi:rna『(clk_10=->cclr_10=>c1rran.a_10=>ena『co_10=>corcq_LO=>cq(11dowxtcaE)；endarchitectureart;3、譯碼顯示模塊

1--display.v?id2lUsraryieee;3useieee.stdlogic1164.all;4SWuseieee.std_lcgic_urLSigned;Sent：it：Ydisplayis7pert(din:instd_l&gi^_v&ctcit(3dewnte0J-5doat:cat￡Cd_lcgic_vectcr(6downtc2mu旦en-tityr11Saicriitectureaitcfdisplayis12Hbegin13Sprocess(din}14begin15casedinis1-6wlienrrOOCQ,T=>do'at<=rr0LLLLL2n，;暨when[|0001"=>doat<=rrOOOOLLOFr;1-5when"■。。二口/=>doat<=rrlDLL0L2rr;19whenrrQQLlri=>da'Jt<=rrl(?Qmirr;20whenriOLOOFr=>do-jt<=rrlLOOLLOrr;21when叮1。宜二，doat<=rrlLOLL01rr;whenrrOLL0ri=>doat<=rrlLLLL01rr;23w：henrr0111rr=>d001<=^0000111°°;24whenERgrr=>doiJt<=rrlLLLLLlrr;25whenrrL001rT=>doat<=rrlLOLLLlrr;2-6whenQtliexs=>do'Jt<=rrOOQQOOQ,T;27endcase;2Sendprccessr29endd.roait.eetineart;0}};四、各模塊仿真測(cè)試、1、（1）0-9計(jì)數(shù)器功能仿真:JdlQTiE?,Jb￡￡tlaTitS口皿伽。低6DDHE1030de1如。nt1410m1UDmWDr>bJdlQTiEVillisJ■■■■■■■■]A75垢75秒drJOcd_1DQ心〔I—_一—二__一_一_一—一_一_drJOcd_1DQ心〔I2、（1）0-999計(jì)數(shù)器功能仿真:

3、（1）譯碼顯示電路功能仿真JN60Q03ffl.n皿LKpnslEO/Jm1(0,0m1Mp?IET?16.T誨。0dm■J:C）工.工項(xiàng)’C：2C：3C、DC金*DCn■：iDC:-DCisDC'I5X)郅5國(guó)dmtKC:KX.：X隊(duì)1:"y-K偵K己、廠?:F1、十進(jìn)制計(jì)數(shù)器確實(shí)能實(shí)現(xiàn)對(duì)時(shí)鐘脈沖的計(jì)數(shù)并且產(chǎn)生進(jìn)位輸出；2、由十進(jìn)制計(jì)數(shù)器級(jí)聯(lián)成的0-999計(jì)數(shù)器也能實(shí)現(xiàn)對(duì)時(shí)鐘脈沖的計(jì)數(shù)，并且產(chǎn)生進(jìn)位輸出，而且輸出的計(jì)數(shù)符合8421碼格式。3、七段顯示程序的輸出是十六進(jìn)制形式，輸出結(jié)果與原理完全一致。4、各個(gè)仿真波形均有延遲。5、各模塊及總體均符合功能設(shè)計(jì)要求。六、思考題：要譯出0-9和'一’，只需要將譯碼模塊中的whenothers=>dout<=“0000000”改為：whenothers=>dout<=“0000001”即可。實(shí)驗(yàn)三掃描顯示電路設(shè)計(jì)一、預(yù)習(xí)內(nèi)容1、什么是掃描顯示；2、怎樣實(shí)現(xiàn)數(shù)碼顯示；3、寫(xiě)出原理草圖，寫(xiě)出源程序。二、實(shí)驗(yàn)?zāi)康?、進(jìn)一步熟悉用VHDL進(jìn)行EDA設(shè)計(jì)方法；2、本實(shí)驗(yàn)與實(shí)驗(yàn)二的不同之處在八個(gè)數(shù)碼管都要穩(wěn)定地顯示；3、進(jìn)一步了解EDA實(shí)驗(yàn)箱的基本功能；三、實(shí)驗(yàn)器材PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求1、用VHDL設(shè)計(jì)一個(gè)掃描顯示電路，使得八個(gè)數(shù)碼管能同時(shí)顯示（要求顯示的值為自己的學(xué)號(hào)+100，如學(xué)號(hào)為1，則數(shù)碼管顯示101，多出的數(shù)碼管全顯示0），然后編譯、仿真；、2、下載該程序，驗(yàn)證程序是否正確。.3、請(qǐng)事先準(zhǔn)備一個(gè)優(yōu)盤(pán)，后面實(shí)驗(yàn)需要用到。五、實(shí)驗(yàn)原理與內(nèi)容數(shù)碼顯示板上一共有8個(gè)數(shù)碼管，如果按照傳統(tǒng)的數(shù)碼管驅(qū)動(dòng)方式（靜態(tài)掃描方式），則需要8個(gè)七段譯碼器進(jìn)行驅(qū)動(dòng)，這樣既浪費(fèi)資源，有時(shí)電路工作也不可靠。所以現(xiàn)在最常見(jiàn)的數(shù)碼管驅(qū)動(dòng)電路已經(jīng)不用上述的靜態(tài)掃描方式了，而是采用動(dòng)態(tài)掃描顯示的方式，這種方式只需一個(gè)譯碼器就可以實(shí)現(xiàn)電路正常、可靠的工作，這樣大大節(jié)省資源。動(dòng)態(tài)數(shù)碼掃描顯示方式是利用了人眼的視覺(jué)暫留效應(yīng)，把八個(gè)數(shù)碼管按一定順序（從左至右或從右至左）進(jìn)行點(diǎn)亮，當(dāng)點(diǎn)亮的頻率（即掃描頻率）不大時(shí)，我們看到的是數(shù)碼管一個(gè)個(gè)的點(diǎn)亮，然而，當(dāng)點(diǎn)亮頻率足夠大時(shí)，我們看到的不再是一個(gè)一個(gè)的點(diǎn)亮，而是全部同時(shí)顯示（點(diǎn)亮），與傳統(tǒng)方式得到的視覺(jué)效果完全一樣。因此我們只要給數(shù)碼管這樣一個(gè)掃描頻率，那么就可以實(shí)現(xiàn)兩個(gè)以上的數(shù)碼管同時(shí)點(diǎn)亮。而這個(gè)頻率我們可以通過(guò)一個(gè)計(jì)數(shù)器來(lái)產(chǎn)生，只要計(jì)數(shù)頻率足夠大，就可以實(shí)現(xiàn)我們的要求。事實(shí)上，因?yàn)閿?shù)碼管點(diǎn)亮不是瞬間就可以的，它也需要一定的時(shí)間，該時(shí)間與數(shù)碼管的選擇有關(guān)系。為了折中這一對(duì)矛盾，實(shí)驗(yàn)中一般可將計(jì)數(shù)頻率選擇在100Hz左右肯定可以滿(mǎn)足上述兩個(gè)要求。動(dòng)態(tài)數(shù)碼掃描顯示的硬件電路設(shè)計(jì)要求是：對(duì)共陰數(shù)碼管，將其公共端陰極接三八譯碼器的輸出，三八譯碼器的輸入為位選信號(hào)輸入；將8個(gè)(或更多)的數(shù)碼管的相同段接在一起，然后引出。原理圖如下：TCLKSEL(2..O)/aN鐘輸入八訕制汁數(shù)器?:位位逢U杪輸出了竺>二段詳媽器—4洛輸點(diǎn)仍輸il1六、實(shí)驗(yàn)步驟1、調(diào)出實(shí)驗(yàn)二的源程序，檢查是否正確；2、修改實(shí)驗(yàn)二程序?qū)崿F(xiàn)0?999的8421BCD碼，并將結(jié)果通過(guò)數(shù)碼管顯示;3、編譯、仿真程序；4、下載程序判斷是否正確。七、實(shí)驗(yàn)報(bào)告1、寫(xiě)出實(shí)驗(yàn)源程序，畫(huà)出仿真波形；4七段譯碼器源程序Libraryieee;Useieee.std_logic_1164.all;EntityBCDisPort(bcd:instd_logic_vector(3downto0);y:outstd_logic_vector(6downto0));EndentityBCD;Architecturert1ofBCDisBeginProcess(bcd)isBeginCasebcdisWhen"0000"=>y<="1111110";When"0001"=>y<="0110000";When"0010"=>y<="1101101";When"0011"=>y<="1111001";When"0100"=>y<="0110011";When"0101"=>y<="1011011";When"0110"=>y<="1011111";When"0111"=>y<="1110000";When"1000"=>y<="1111111";When"1001"=>y<="1111011";Whenothers=>y<="0000000";Endcase;Endprocess;Endarchitecturert1;計(jì)數(shù)器源程序Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitycountisPort(clk,reset:instd_logic;d:outstd_logic_vector(2downto0));Endentitycount;Architecturert1ofcountisSignaly:std_logic_vector(2downto0);BeginProcess(clk,reset)isBegind<=y;ifreset='1'theny<="000";elseif(clk'eventandclk='1')thenif(y="111")theny<="000";elsey<=y+'1';endif;endif;endif;endprocess;endarchitecturertl;輸入數(shù)據(jù)Libraryieee;Useieee.std_logic_1164.all;EntitydataisPort(count:instd_logic_vector(2downto0);reset:instd_logic;y:outstd_logic_vector(3downto0));Endentitydata;Architecturert1ofdataisBeginProcess(count,reset)isBeginifreset='1'theny<="0000";elseCasecountisWhen"000"=>y<="1001";When"001"=>y<="0001";When"010"=>y<="0001";When"011"=>y<="0000";When"100"=>y<="0000";When"101"=>y<="0000";When"110"=>y<="0000";When"111"=>y<="0000";Whenothers=>y<="0000";Endcase;endif;Endprocess;Endarchitecturert1;電路圖仿真波形SimulacioHWaveformsSinul-ati^noda.TiningMasteiTmeBiar.15.65ns』'Fbrtef.45.22nsInlsivat29157nTStaik0psEndOpt*1p=100TiZSO.p*30.0ns40.0ds50.Dns60.DnsTD.DusNAIiAiFee15厘713J刊I11rnr_T_rrnrW1resellUiresellU1SI-rUi〔IIJ(_-□G乂3藏，ZDC標(biāo)T□JrIf]:〔⑵ZZ?Gm；J>/l:"'；：以LZ&-y[6]u111.1-，「5-u討1口-y[4]u寸K-y[3]u1l~-U1_J<^23-y[L]u11L?14^y[0]uI11顯示結(jié)果2、總結(jié)實(shí)驗(yàn)步驟和實(shí)驗(yàn)結(jié)果實(shí)驗(yàn)過(guò)程中用到的子程序很多，要保證每一個(gè)子程序的準(zhǔn)確性。因?yàn)檩斎牒芏?，在做波形圖的時(shí)候要注意接入高低電平。3、心得體會(huì)在調(diào)試輸出的數(shù)據(jù)的時(shí)候要注意高位和低位。在實(shí)驗(yàn)過(guò)程中，就出現(xiàn)了高地位相反的問(wèn)題。實(shí)驗(yàn)四數(shù)字頻率計(jì)的設(shè)計(jì)及實(shí)現(xiàn)一、預(yù)習(xí)內(nèi)容1、什么是數(shù)字頻率計(jì)；2、數(shù)字頻率計(jì)實(shí)現(xiàn)原理；3、寫(xiě)出原理草圖和源程序。二、實(shí)驗(yàn)?zāi)康?、學(xué)會(huì)數(shù)字頻率計(jì)的設(shè)計(jì)方法；2、掌握自頂向下的設(shè)計(jì)方法，體會(huì)其優(yōu)越性。三、實(shí)驗(yàn)器材

PC機(jī)一臺(tái)、EDA教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái)、下載電纜一根（已接好）、導(dǎo)線若干四、實(shí)驗(yàn)要求1、用VHDL完成8位數(shù)字頻率計(jì)的設(shè)計(jì)，該頻率計(jì)要求頻率測(cè)量范圍：1Hz?20MHz；具有清零復(fù)位功能；頻率測(cè)量結(jié)果用八位數(shù)碼管穩(wěn)定顯示；2、用實(shí)驗(yàn)系統(tǒng)箱實(shí)現(xiàn)該頻率計(jì)，并用數(shù)碼管顯示所測(cè)的頻率值。五、實(shí)驗(yàn)原理與內(nèi)容1、測(cè)頻原理若某一信號(hào)在T秒時(shí)間里重復(fù)變化了N次，則根據(jù)頻率的定義可知該信號(hào)的頻率fs為：fs=N/T通常測(cè)量時(shí)間T取1秒或它的十進(jìn)制時(shí)間。頻率計(jì)方框圖如下：i-T故大曜>4——?i-T故大曜>4——?M沖il擻一?詳碼fFt/■計(jì)數(shù)脈沖形成電路I控制邏輯L計(jì)數(shù)顯示電路|J昂振—?分頻整形H?門(mén)控雙穩(wěn):時(shí)基T產(chǎn)生電路|tE1）時(shí)基T產(chǎn)生電路：提供準(zhǔn)確的計(jì)數(shù)時(shí)間T。晶振產(chǎn)生一個(gè)振蕩頻率穩(wěn)定的脈沖，通過(guò)分頻整形、門(mén)控雙穩(wěn)后，產(chǎn)生所需寬度的基準(zhǔn)時(shí)間T的脈沖，又稱(chēng)閘門(mén)時(shí)間脈沖。注意：分頻器一般采用計(jì)數(shù)器完成，計(jì)數(shù)器的模即為分頻比。2）計(jì)數(shù)脈沖形成電路：將被測(cè)信號(hào)變換為可計(jì)數(shù)的窄脈沖，其輸出受閘門(mén)脈沖的控制。3）計(jì)數(shù)顯示電路：對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，顯示被測(cè)信號(hào)的頻率。計(jì)數(shù)器一般采用多位10進(jìn)制計(jì)數(shù)器；控制邏輯電路控制計(jì)數(shù)的工作程序：準(zhǔn)備、計(jì)數(shù)、顯示、復(fù)位和準(zhǔn)備下一次測(cè)量。2、具體實(shí)現(xiàn)：1）測(cè)頻控制邏輯電路（以1秒為例）2）產(chǎn)生一個(gè)1秒脈寬的周期信號(hào)；3）對(duì)計(jì)數(shù)器的每一位計(jì)數(shù)使能進(jìn)行控制;

4）完成下一次測(cè)量前的計(jì)數(shù)器復(fù)位;以下是一種可能的時(shí)序關(guān)系：CLKCNTENCLR5）10進(jìn)制計(jì)數(shù)器要求具有計(jì)數(shù)使能端CNTEN、復(fù)位端CLR、進(jìn)位輸出端CO。3、元件例化圖（方框圖）：|也-由.控制木沖二+aij.—\計(jì)數(shù)器持測(cè)頻；（FIN）Iclk馬位選借號(hào)發(fā)生器_匡m_注意：用8個(gè)十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)1MHz計(jì)數(shù)。六、實(shí)驗(yàn)步驟1、畫(huà)出實(shí)驗(yàn)原理方框圖；2、設(shè)計(jì)各個(gè)元件；-3、進(jìn)行元件例化；4、下載程序，查看數(shù)碼管顯示的頻率是否和待測(cè)的頻率相同。七、實(shí)驗(yàn)報(bào)告1、源程序CNT10libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT10isport（clk,clr,ena:instd_logic;cq:outintegerrange0to15;carry_out:outstd_logic）;endentityCNT10;architectureartofCNT10issignalcqi:integerrange0to15;beginprocess(clk,clr,ena)isbeginifclr='1'thencqi<=0;elsifclk'eventandclk='1'thenifena='1'thenifcqi<9thencqi<=cqi+1;elsecqi<=0;endif;endif;endif;endprocess;cq<=cqi;endarchitectureart;FRE_DIVIDElibraryieee;useieee.std_logic_1164.all;entityFRE_DIVIDEisport(clk_1M:instd_logic;clk_1K,clk_1MZ:outstd_logic);endentityFRE_DIVIDE;architectureartofFRE_DIVIDEissignalcout1,cout2:integer;signalK,MZ:std_logic;beginprocess(clk_1M)isbeginclk_1K<=K;clk_1MZ<=MZ;if(clk_1M'eventandclk_1M='1')thenifcout1<999999thencout1<=cout1+1;MZ<='0';elsecout1<=0;MZ<='1';endif;ifcout2<9999thencout2<=cout2+1;K<='0';elsecout2<=0;K<='1';endif;endif;endprocess;endarchitectureart;REG32Blibraryieee;