隨機信號發(fā)生器

西華大學(xué)課程設(shè)計說明書西華大學(xué)課程設(shè)計說明書PAGEII隨機信號發(fā)生器的設(shè)計摘要：著現(xiàn)代通信系統(tǒng)處理的最大數(shù)據(jù)速率的不斷提高，需要高速的偽隨機測試信號發(fā)生器。通過對m序列生成原理的研究，提出了一種基于FPGA的高速偽隨機序列產(chǎn)生的方法。該方法基于m序列的采樣定理和移位相加性，并行產(chǎn)生多組初始相位不同的m序列，最后通過模2加法器獲得高速的m序列。從m序列的基本原理出發(fā)，給出了實現(xiàn)該高速m序列發(fā)生器的硬件設(shè)計，并用ISE、ModelSim軟件對其進行仿真。實驗結(jié)果表明，使用該方法實現(xiàn)的偽隨機序列發(fā)生器，結(jié)構(gòu)簡單、速度快。關(guān)鍵詞：FPGA;偽隨機序列；m序列；線性移位寄存器；XC5VLX50TAbstract：Withthecontinuousincrementofmaximumdatarateinmoderncommunicationsystem，weneedahigh-speedpseudorandomtestsignalgenerator．Throughthestudyofm-sequencegenerationprinciple，thispaperputsforwardageneratingmethodofhigh-speedpseudorandomsequencebasedonFPGA．Thismethodisbasedonm-sequencesamplingtheoremandshiftadditively．Itcanparallelproducemultiplegroupsofm-sequence，whichhasdifferentinitialphase．Finally，throughthemodulo-2adder，wecanobtainahigh-speedm-sequence．Departurefromthebasicprinciplesofthem-sequence，hardwaredesignandISE、ModelSimsoftwaresimulationofhigh-speedm-sequencegeneratorisachieved．Theresultsofexperimentindicatethatthepseudo-randomsequencegeneratorwhichusesthismethodhasasimplestructureandfastspeed．Keywords：pseudo-randomsequence；m-sequence；shiftregistertheory；XC5VLX50T

目錄1 前言 12 總體方案設(shè)計 22.1 方案比較 22.1.1 方案一 22.1.2 方案二 22.1.3 方案三 32.2 方案論證 42.3 方案選擇 53 單元模塊設(shè)計 53.1 各單元模塊及功能器件介紹 73.1.1 信號處理電路設(shè)計及分析 73.1.2 數(shù)字部分電路設(shè)計及分析 73.1.3 開關(guān)電源電路設(shè)計及參數(shù)設(shè)置 83.1.4 后處理模塊設(shè)計 93.2 FPGA邏輯管腳介紹 113.3 DAC控制模塊 124 軟件設(shè)計 134.1 偽隨機數(shù)發(fā)生器原理 134.2 真隨機數(shù)發(fā)生器原理 145 系統(tǒng)調(diào)試 145.1 調(diào)試環(huán)境 145.2 軟件調(diào)試 155.2.1 ISE軟件介紹 155.2.2 調(diào)試步驟及仿真圖 175.2.3 偽隨機發(fā)生器產(chǎn)生的隨機序列仿真圖 205.3 硬件調(diào)試 206 系統(tǒng)實現(xiàn)的功能 217 總結(jié)與體會 228 謝辭（致謝） 23參考文獻 24附1 25附2 26第27頁前言偽隨機序列由于其隨機特性和預(yù)先確定性以及可重復(fù)實現(xiàn)的優(yōu)點，使它在許多領(lǐng)域中得到廣泛應(yīng)用，包括導(dǎo)彈、衛(wèi)星、飛船等的軌道測量和跟蹤、雷達、導(dǎo)航，一般通信和保密通信、通信系統(tǒng)性能的測量以及其他方面口。例如，在集成電路的開發(fā)和生產(chǎn)過程中出現(xiàn)一些錯誤和缺陷是不可避免的，為保證產(chǎn)品的質(zhì)量與可靠性需通過測試對產(chǎn)品的質(zhì)量與可靠性加以監(jiān)控，在集成電路中多采用插入偽隨機序列生成器的方法來實現(xiàn)內(nèi)建自測試?，F(xiàn)代通信系統(tǒng)處理的最大數(shù)據(jù)速率隨著時間的推移而正在不斷地增長，如光纖傳輸系統(tǒng)，目前已經(jīng)可達到幾Gbit／s。設(shè)計和維護這種系統(tǒng)需要檢驗和測量設(shè)備，要求高速的偽隨機測試信號發(fā)生器。產(chǎn)生偽隨機序列的方法輸出的偽隨機序列數(shù)據(jù)速率最大只能達到控制移位寄存器的輸入時鐘的頻率，意味著只能通過提高時鐘頻率來提高輸出的序列數(shù)據(jù)速率，通過采用高速并串變換芯片將多路m序列進行復(fù)合，從而產(chǎn)生高速的m序列，該方法需要高速的并串芯片，結(jié)構(gòu)復(fù)雜。本文提出的方法不需要任何外圍電路，只需一片F(xiàn)PGA芯片，可以輸出的高速m序列碼元，結(jié)構(gòu)簡單，可靠性高。目前可控源頻率域電磁法主要有2種觀測方案。第一種是基于方波信號的變頻觀測方案，也可稱作變頻法；第二種是中南大學(xué)提出的偽隨機觀測方案，并從雙頻道激電法開始，目前已發(fā)展到任意2的n次方系列偽隨機信號的發(fā)送和接收作。變頻方案中采用不同頻率分次、分時測量，速度慢、效率低，對發(fā)送機和接收機的同步要求精度高，且隨機干擾等噪聲容易引起虛假異常。2的n次方系列偽隨機觀測方案中，發(fā)送機將不同頻率的電流波形合成后向地下供電，接收機則同時接收這些頻率經(jīng)大地后的響應(yīng)并將其分離。2的n次方系列偽隨機信號多頻觀測系統(tǒng)實現(xiàn)了工作效率高、觀測精度高、儀器輕便、觀測參數(shù)豐富等優(yōu)點。但是2的n次方系列偽隨機信號中的各個主基頻率按2的n次方步進，由于采用2倍頻率變化，縱向分辨率很低。此外，由于其與傳統(tǒng)頻率域電法有類似的工作原理，因此也易受隨機漂移，工頻干擾等噪聲信號的影響。總體方案設(shè)計方案比較方案一設(shè)計的完整的硬件結(jié)構(gòu)分為三部分:頻率源，鎖相環(huán)PLL和偽隨機序列發(fā)生模塊如圖2.1所示。晶振TX8100C作為頻率源輸出頻率為155.52MHZ，鎖相環(huán)電路包括鑒相器(PFD)，濾波電路，壓控振蕩器（VCO）和N分頻器。其中鑒相器和N分頻器集成在芯片ADF4106中由于ADF4106中還集成了一個R分頻器所以實際上輸入到鑒相器的參考頻率是晶振頻率的1/R，R分頻器和N分頻器由單片機C8051F015控制。濾波電路為集總元件LC環(huán)路壓控振蕩器采用HMC385LP4偽隨機序列發(fā)生模塊采用CENTELLAX公司的OTB3P1AO圖2.1方案一硬件結(jié)構(gòu)圖方案二基于CPLD的逆重復(fù)m序列偽隨機信號發(fā)生器。輸入信號中,CLK即外部輸入的系統(tǒng)時鐘信號。OE為全局使能信號,高電平有效。SET為移位寄存器置位信號,高電平時各級移位寄存器輸出均置為“1”。SEL_CLK[3:0]為時鐘分頻選擇信號,共4個引腳,取值范圍為00010至11110。SEL[4:0]為移位寄存器級數(shù)選擇信號,共5個引腳,取值范圍為001000至101100。圖2.2方案二程序功能模塊圖方案三采用并行LFSR產(chǎn)生高速的m序列，咒個獨立的LFSR在較低的速率^下工作，將這行個獨立的LFSR輸出的元素在同一時刻進行模2加，從而獲得碼元速率為的高速m序列。為了使用該方法，這n個LFSR的控制時鐘的相位必須依次相差2／n。該方法基于m序列的采樣定理，即對周期為P的m序列進行抽樣，每隔s個樣本抽樣一次，可獲得另一個m序列，該m序列是原序列的等價平移序列，其中r與周期P(P=一1)互質(zhì)，其中，S=(i=0，1，2，?，r一1)，圖2.3所示是生成高速序列的結(jié)構(gòu)框圖。圖2.3方案三方案論證系統(tǒng)芯片通常包含一些具有通用功能的組件。例如，很多系統(tǒng)芯片都帶有鎖相環(huán)用以產(chǎn)生內(nèi)部時鐘，也需要用到隨機數(shù)來完成某些功能。以前的做法就是使用外部隨機數(shù)發(fā)生器來提供隨機數(shù)，或者通過軟件方法產(chǎn)生偽隨機數(shù)來滿足其需要。第一種方法浪費資源來實現(xiàn)一個隨機數(shù)發(fā)生器成為一種現(xiàn)實的需要。片上集成系統(tǒng)減少了片外器件和芯片引腳的數(shù)量，避免了用大電流驅(qū)動芯片引腳，降低了各種封裝寄生效應(yīng)的影響，使電路更緊湊，可靠性更高，功耗、體積和成本都能夠進一步降低。直接放大方法在IC環(huán)境里缺乏有效的方法屏蔽來自電壓源和襯底的噪聲信號，在有確定性噪聲存在的情況下，由于在采樣過程中伴隨著非線性的混沌現(xiàn)象，并且直接放大法與離散時間混沌法都需要采用模擬電路，因而依賴于集成電路工藝，且資源消耗大。相對于噪聲源直接放大的方法，基于振蕩器的方法基本不受周期信號和1/f噪聲的影響，輸出序列仍保持良好的隨機性能，其抗干擾能力較強。其利用一個D觸發(fā)器來實現(xiàn)低頻振蕩器對高頻振蕩器的采樣，如果振蕩器的頻率在每個周期(抖動的)都是漂移的，那么輸出位流將是隨機的；該隨機性可以通過人為地選擇噪聲時鐘和采樣時鐘頻率比例來調(diào)整。振蕩采樣法與其他方法相比，具有實現(xiàn)簡單、便于集成、電路面積小等優(yōu)點。已有的振蕩采樣法盡管使用很少的硬件資源，但是由于使用了諸如PLL等特殊的功能資源，導(dǎo)致設(shè)計由FPGA驗證轉(zhuǎn)入芯片設(shè)計時移植困難。本文借鑒了一種由多組振蕩環(huán)相異或的結(jié)果作為噪聲源來提高噪聲源的隨機性，這種方法充分利用了時鐘抖動以及相位漂移，并且在D觸發(fā)器的輸出端接入后處理電路進一步提高隨機序列的隨機特性。這種方法是由純數(shù)字電路構(gòu)成的，僅使用了普通邏輯單元，如反相器、異或門、D觸發(fā)器，使得該真隨機數(shù)發(fā)生器能快速移植到集成電路設(shè)計流程中，縮短了開發(fā)周期。方案選擇在方案三中，與其他三個方案進行了比較，不但控制簡單，而且成本低廉，設(shè)計電路簡單，本設(shè)計采用方案三進行設(shè)計。單元模塊設(shè)計(1)一個模擬器電路模擬輸出4路CCD信號，其電路由數(shù)字電路和模擬電路構(gòu)成。(2)為了模擬核信號的分布特性(事例時間間隔服從指數(shù)分布)，設(shè)計一款真隨機數(shù)發(fā)生器。(3)為了模擬核信號的信號幅度，通過FPGA控制輸入數(shù)字模擬轉(zhuǎn)換器(DigitaltoAnalogConverter,DAC)的值來模擬信號和噪聲的幅度。CCD模擬器的原理是在轉(zhuǎn)移時鐘的作用下，產(chǎn)生模擬探測器的輸出信號。其結(jié)構(gòu)框如圖3.1所示(只含一路信號處理電路)圖3.1CCD模擬器設(shè)計的結(jié)構(gòu)框圖(只含一路信號處理電路)CCD模擬器采用XILINX公司的XC3S200的FPGA[31]產(chǎn)生控制時序、產(chǎn)生時間間隔服從指數(shù)分布的真隨機序列。CCD模擬器工作原理如下：(1)振蕩采樣法的真隨機數(shù)發(fā)生器產(chǎn)生均勻分布隨機序列，在FPGA內(nèi)部轉(zhuǎn)換成指數(shù)分布隨機序列。(2)信號的幅度、噪聲的幅度通過DAC(型號：TLV5638)來控制，其取值用跳線來設(shè)置，這樣在測試中根據(jù)需求可隨時改動參數(shù)。(3)探測器的驅(qū)動時鐘是0-7V的方波，模擬器除通過電容(16nF)模擬CCD轉(zhuǎn)移電極的電容特性，還將分壓和經(jīng)施密特觸發(fā)器整形的信號送給FPGA用于控制輸出信號時序。(4)通過模擬開關(guān)CD4066控制輸出波形。(5)為了消除地線帶來的噪聲，采用數(shù)字地與模擬地分開的方案，數(shù)字地和模擬地之間加一個220μH的電感(單點連接)。(6)CD4066芯片概述設(shè)計中，選用四雙向開關(guān)芯片。每個封裝內(nèi)部有4個獨立的模擬開關(guān)，每個模擬開關(guān)有輸入、輸出、控制三個端子，其中輸入端和輸出端可互換。當控制端加高電平時，開關(guān)導(dǎo)通；當控制端加低電平時開關(guān)截止。模擬開關(guān)導(dǎo)通時，導(dǎo)通電阻為幾十歐姆，導(dǎo)通阻抗在整個輸入信號范圍內(nèi)基本不變；模擬開關(guān)截止時，呈現(xiàn)很高的阻抗，可以看成為開路。模擬開關(guān)可傳輸數(shù)字信號和模擬信號，可傳輸?shù)哪M信號的上限頻率為40MHz。各開關(guān)間的串擾很小，典型值為－50dB。與單通道開關(guān)相比，具有輸入信號峰值電壓范圍等于電源電壓以及在輸入信號范圍內(nèi)導(dǎo)通阻抗比較穩(wěn)定等優(yōu)點。各單元模塊及功能器件介紹信號處理電路設(shè)計及分析CCD模擬器模擬部分的電路圖如附錄1所示。模擬電路由驅(qū)動時鐘處理電路、數(shù)模轉(zhuǎn)換電路、信號處理電路(四路)三部分組成。其中，信號處理電路是模擬電路的核心電路。采用以下幾種方法提高信號處理電路性能：(1)在信號處理電路中利用電壓跟隨器電路，利用電壓跟隨器輸入阻抗高，而輸出阻抗低，提高驅(qū)動能力等特點。(2)為了提高電路的性能，采用了2級耦合電路、并且在放大器的同相輸入端加靜態(tài)工作點電路，這樣可以使放大器工作在放大區(qū)。(3)在信號處理電路中為了提高性能、降低模擬開關(guān)等電路引入的噪聲，采取了先產(chǎn)生較大幅度信號，在輸出端再衰減的方式提高信噪比。(4)在RC濾波的設(shè)計中，輸入電壓為30V(R=100Ω，C=4.7μF)，輸入電壓為17V(R=10Ω，C=0.1μF)，在模擬電路的每個芯片電源管腳處加4.7μF和0.01μF的電容來濾波。(5)輸出端采用場效應(yīng)管為OS和DOS信號提供緩沖，并模擬CCD的電壓輸出特性。為提高輸出電路的對稱性，采用了金封差分場效應(yīng)管2N5566。數(shù)字部分電路設(shè)計及分析CCD模擬器數(shù)字部分的電路圖如附錄2所示。數(shù)字電路由數(shù)字電源電路、FPGA兩部分構(gòu)成。FPGA選用Xilinx公司的XC3S200的。FPGA其功能為：①通過外置的跳線所置的值來給DAC內(nèi)部的寄存器寫值，跳線的值改變則DAC的值改變。這樣通過改變跳線的值就可以模擬信號峰和噪聲峰的大小。②根據(jù)輸入的轉(zhuǎn)移時鐘提供cona，conb，cond的控制時序。③驗證基于振蕩采樣法的真隨機數(shù)發(fā)生器的隨機特性。開關(guān)電源電路設(shè)計及參數(shù)設(shè)置開關(guān)電源選用帶同步端的LM25574，電路如圖3.2所示。這樣通過復(fù)位信號可以使開關(guān)電源內(nèi)部開關(guān)頻率和復(fù)位信號同步。這樣通過后面的CDS電路可以消除開關(guān)電源所帶來的固有的紋波電壓噪聲。圖3.2開關(guān)電源電路設(shè)計30V左右電源輸入，全部并聯(lián)后，經(jīng)DC-DC變換電路(非隔離)轉(zhuǎn)換為5V和3.3V等電源為板上電路供電。測試+5V處的電流為131.5mA，30V處的電流為1mA。加DC/DC芯片后，30V處的電流為32.71mA，這樣就可以估算此開關(guān)電源的轉(zhuǎn)換效率(1)開關(guān)電源參數(shù)選擇不當，輸出的電壓不穩(wěn)定。根據(jù)LM25574芯片手冊，和buck降壓型開關(guān)電源芯片的工作原理分析增大輸出的濾波電感可以有效降低紋波電壓。開關(guān)電源部分，增大輸出的濾波電感，輸出濾波電容選100μF的鉭電容，輸出的紋波更小。我們選定選取電感L2為647μH，濾波電容100μF，電容C30為3μF，電阻R15為75kΩ。降低同步的脈沖的峰峰值(最小600mV)，可以降低紋波。后處理模塊設(shè)計芯片內(nèi)部的電路不可避免地會受到環(huán)境溫度、噪聲、電壓等外界因素的影響，從而導(dǎo)致振蕩環(huán)采樣電路所得到的隨機信號中存在偏置，即出現(xiàn)連續(xù)的0或1，這樣的采樣結(jié)果無法滿足均勻分布和獨立性的要求。所以必須要對數(shù)據(jù)進行消偏處理，以保證輸出隨機序列的均勻性。這就要求其輸出結(jié)果必須經(jīng)過偽隨機網(wǎng)絡(luò)的進一步處理。我們采用延遲鏈電路和線性反饋移位寄存器相結(jié)合的方式來對其處理。首先將振蕩器相異或的結(jié)果送入延遲鏈電路，如圖3.3所示。設(shè)振蕩器相異或的結(jié)果輸出信號的占空比為p，即產(chǎn)生1的概率是p，那么，產(chǎn)生0的概率為1-p。一般來說，p不等于1-p。異或后，輸出1的概率是2p(1-p)；輸出0的概率是p2+(1-p)2。由數(shù)學(xué)歸納法，如果異或鏈有n級，則輸出端得到1的概率就是：px(1)=0.5-2n-1(p-0.5)n，而得到0的概率為：px(0)=0.5+2n-1(p-0.5)n。使用多級移位異或，可以使占空比趨于50％，當n趨于無窮大時，理想狀態(tài)1和0的生成概率相等。多路異或是最常用的糾偏方法，效果也比較好，實際設(shè)計時，經(jīng)過調(diào)節(jié)，序列的偏差往往很小，進行多路異或后偏差減小會很明顯。但是這種方法是通過增加系統(tǒng)規(guī)模的辦法來換取小的偏差。在隨機數(shù)發(fā)生器的設(shè)計中，要從功耗、造價等方面均衡考慮來決定N值。圖3.3延遲鏈電路設(shè)計再將延遲鏈電路比特輸出的結(jié)果送入線性反饋移位寄存器電路。線性反饋移位寄存器是一種具有較強糾錯能力并且易于實現(xiàn)的編碼方式。非常適合用來在FPGA中對信號進行糾錯處理。設(shè)計選擇的循環(huán)碼的生成方程為（2）式中：n=21；m=11；[g0g1…g10]=[10011011101]。這樣后處理模塊具有m/n=11/21的壓縮率，并可以糾正多位突發(fā)錯誤，提高序列的均勻性[36]。線性反饋移位寄存器電路，如圖3.4圖3.4線性反饋移位寄存器電路隨機序列Nin按位輸入到D觸發(fā)器鏈中，后處理模塊根據(jù)生成方程將D觸發(fā)器鏈中相應(yīng)位置上的數(shù)據(jù)抽頭并進行異或操作，得到經(jīng)過處理后的新隨機序列Nout。該序列消除了在隨機數(shù)產(chǎn)生過程中可能存在的偏差，是TRNG最終的輸出結(jié)果。通過提高偽隨機網(wǎng)絡(luò)的糾錯能力，可以在不增加振蕩器組數(shù)的情況下提高輸出結(jié)果的均勻性。這樣可以綜合考慮功耗，延遲級數(shù)，采樣頻率各項因素對均勻分布隨機序列的影響，最終確定參數(shù)在FPGA中進行驗證。FPGA邏輯管腳介紹FPGA邏輯管腳介紹圖3.5為FPGA邏輯內(nèi)部結(jié)構(gòu)模塊框圖。①key(4:0)為信號幅度設(shè)置，為5位的邏輯矢量，其中最低位為64，最高位為1024。例如“00001”所置的數(shù)為64，DAC輸出為64mV。key(7:0)為噪聲幅度設(shè)置，最低位為8，最高位為1024。keythreshold(4:0)為產(chǎn)生指數(shù)分布隨機數(shù)閾值設(shè)置。最低位為4，最高位為128。②en為振蕩器的使能信號。③cona1、conb1、cond1、cona2、conb2、cond2、cona3、conb3、cond3為在驅(qū)動時鐘控制下輸出控制信號。⑤clk為系統(tǒng)時鐘(16M)，scdclk1、scdclk2、scdclk3、scdclk4為驅(qū)動時鐘信號(100K)圖3.5FPGA邏輯內(nèi)部結(jié)構(gòu)框圖以一路信號處理電路為例，在驅(qū)動時鐘的作用下，輸出cona和conb兩個反相的驅(qū)動時鐘。通過信號原理分析，要產(chǎn)生模擬CCD所采集到得信號，需要在4066的芯片的控制管腳加.如圖3.6的時序，其中cona與conb兩個控制信號反相，并且cond為‘1’時，cona與conb為‘0’。圖3.6cona、conb、cond的控制時序DAC控制模塊設(shè)計中，選用雙12位低功耗數(shù)模轉(zhuǎn)換芯片。其有3個靈活配置的串行端口，通過串行端口輸出的16位的串行字符串對內(nèi)部寄存器進行設(shè)置，在16位的字符串中，頭4位為控制位，后12位為數(shù)據(jù)位(例如置"1001"&"000000000010"，頭4位為"1001"就是向控制寄存器里寫數(shù)據(jù)，最后兩位是參考電壓位，所置"10"就是參考電壓為2.048V)。由于其采用軌對軌的輸出緩沖器，這樣可以改善輸出電壓的穩(wěn)定性和縮短編程時間，可以通過編程來對速度和功耗之間進行權(quán)衡，也可以對參考電壓經(jīng)行編程，這樣TLV5638在系統(tǒng)的設(shè)計中就可以通過編程來大大簡化設(shè)計復(fù)雜度。同時其具有供電電源電壓范圍較大(2.7V至5.5V)，封裝較小(采用8-pinSOIC封裝)，適應(yīng)溫度范圍廣(-40℃至85℃根據(jù)以上TLV5638的介紹，將跳線所置的信號幅度值和噪聲幅度值送入DAC內(nèi)部的寄存器A和寄存器B中。在控制寄存器中置16位2進制字符串1001"&"000000000010"，這樣就可以使參考電壓為2.048V。圖3.7是DAC的控制時序圖，F(xiàn)PGA有DIN，CS，SCLK三個輸出信號與DAC相應(yīng)的管腳相連。當跳線的值變化后，片選信號CS變?yōu)榈碗娖?，同時FPGA輸出寫入時鐘SCLK，這樣就將跳線變化后的16位的值(DIN)串行輸入相應(yīng)的寄存器中，在數(shù)據(jù)輸入完畢后，片選信號CS變?yōu)楦唠娖剑現(xiàn)PGA輸出寫入時鐘SCLK變?yōu)榈碗娖?，將這樣就可以通過跳線來改變DAC的輸出值，圖3.7為DAC的控制時序。圖3.7DAC控制時序軟件設(shè)計偽隨機數(shù)發(fā)生器原理偽隨機序列由數(shù)學(xué)公式計算所產(chǎn)生。如果生成隨機數(shù)的算法確定了，那么這個隨機數(shù)序列也就確定了。所以從數(shù)學(xué)意義上講，偽隨機數(shù)并不隨機，序列本身也必然會重復(fù)。但是只要偽隨機數(shù)發(fā)生器所產(chǎn)生的偽隨機序列只要它的周期足夠長并能通過相應(yīng)的檢驗，就可以在一定的范圍內(nèi)使用，而且偽隨機數(shù)產(chǎn)生器在物理實現(xiàn)上比真隨機數(shù)簡單得多，它的生成速度比真隨機數(shù)快得多，因而得到廣泛的應(yīng)用[10]。對偽隨機數(shù)而言，其實現(xiàn)算法顯得尤為重要。用線性同余發(fā)生法產(chǎn)生隨機數(shù)的速度很快，算法簡單，但用這種方法產(chǎn)生的均勻隨機數(shù)作為高維均勻變量時相關(guān)性較大，并且具有長周期現(xiàn)象和不均勻性的特點，為了要得到大的周期，比如采用超素數(shù)法，則又增加了選取超素數(shù)的算法。因此要若用硬件實現(xiàn)，需要消耗FPGA內(nèi)大量的邏輯資源。Fibonacci序列具有不能容忍的不居中現(xiàn)象，即由前兩個數(shù)得到第三個數(shù)要不是同時大于就是同時小于前兩者而永不居中。此序列的另一個缺陷是顯著的序列相關(guān)，即取小值的數(shù)后面也出現(xiàn)取小值的趨勢。進位加和借位減的方法有著令人吃驚的長周期，但其具有稀疏網(wǎng)格，未能通過許多局部性的隨機性檢驗的缺點。陶思沃思提出了反饋移位寄存器法，通過對寄存器進行位移，直接在存儲單元中形成隨機數(shù)。線性反饋移位寄存器具有非常適合硬件電路的高速實現(xiàn)的特點，這種方法不僅易于實現(xiàn)，并且所產(chǎn)生的偽隨機序列具有周期長，結(jié)構(gòu)簡單、隨機特性好、速度快、成本低、弱相關(guān)性的特點[12]。真隨機數(shù)發(fā)生器原理真隨機數(shù)發(fā)生器所產(chǎn)生的隨機數(shù)來源于自然界物理現(xiàn)象的隨機特性，因而徹底地消除了偽隨機數(shù)的周期性問題。由真隨機數(shù)發(fā)生器產(chǎn)生的真隨機數(shù)列是不可預(yù)測的，因而不可能找到兩個完全相同的真隨機數(shù)列[5]。只有真隨機數(shù)發(fā)生器才能提供真正的、永不重復(fù)的隨機數(shù)序列。真隨機數(shù)發(fā)生器從本質(zhì)上來講是非確定性的，不像偽隨機數(shù)發(fā)生器通過算法產(chǎn)生隨機數(shù)，因而無法推算以后產(chǎn)生的隨機序列。這樣真隨機數(shù)發(fā)生器就可應(yīng)用于某些要求獨立地產(chǎn)生隨機數(shù)的場合。因此，采集大量隨機數(shù)的最好方法是選取真實世界的自然隨機。噪聲和隨機事件的產(chǎn)生基于以下兩種因素：第一，噪聲和隨機事件是大量相互影響的事件共同作用系統(tǒng)的表象，使我們不能預(yù)測系統(tǒng)的行為；第二，量子理論認為，包括電子在內(nèi)的所有基本粒子都具有波粒二象性。例如在半導(dǎo)體內(nèi)電子是以一定的概率占據(jù)能級的，電子和空穴的運動都是一種概率波的變化，而非確定性的變化?；谝陨蟽牲c可以得到下面的結(jié)論：隨機事件是自然界存在的客觀現(xiàn)象。這種現(xiàn)象的存在是普遍的，是不依賴于時間、空間或者其它的條件。系統(tǒng)調(diào)試調(diào)試環(huán)境整個低能X射線望遠鏡測試系統(tǒng)由三個板卡組成，分別是前置放大、數(shù)據(jù)采集和數(shù)據(jù)處理。其結(jié)構(gòu)框圖如圖5.1所示。模擬器在數(shù)據(jù)采集系統(tǒng)提供的驅(qū)動時鐘和復(fù)位時鐘作用下，根據(jù)設(shè)計要求產(chǎn)生模擬CCD的信號送入數(shù)據(jù)采集系統(tǒng)中，此信號經(jīng)前置放大器放大，再經(jīng)過相關(guān)雙采樣(CDS)電路處理并自動選擇有效信號觸發(fā)ADC進行A/D轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字信號由FPGA打包發(fā)送到計算機，數(shù)據(jù)被記錄為十六進制代碼，包含了CCD模擬器輸出信號的能量信息和到達時間信息。在計算機中使用ROOT軟件對存儲的數(shù)據(jù)經(jīng)行處理，作圖。通過分析統(tǒng)計后的數(shù)據(jù)就可以分析系統(tǒng)性能。圖5.1測試系統(tǒng)結(jié)構(gòu)框圖軟件調(diào)試ISE軟件介紹ISE是使用XILINX的FPGA的必備的設(shè)計工具。目前官方提供下載的最新版14.4。它可以完成FPGA開發(fā)的全部流程，包括設(shè)計輸入、仿真、綜合、布局布線、生成BIT文件、配置以及在線調(diào)試等，功能非常強大。ISE除了功能完整，使用方便外，它的設(shè)計性能也非常好，拿ISE9.x來說，其設(shè)計性能比其他解決方案平均快30%，它集成的時序收斂流程整合了增強性物理綜合優(yōu)化，提供最佳的時鐘布局、更好的封裝和時序收斂映射，從而獲得更高的設(shè)計性能。先進的綜合和實現(xiàn)算法將動態(tài)功耗降低了10%。ISE的全稱為IntegratedSoftwareEnvironment，即“集成軟件環(huán)境”，是Xilinx公司的硬件設(shè)計工具。相對容易使用的、首屈一指的PLD設(shè)計環(huán)境！ISE將先進的技術(shù)與靈活性、易使用性的圖形界面結(jié)合在一起，不管您的經(jīng)驗如何，都讓您在最短的時間，以最少的努力，達到最佳的硬件設(shè)計。ISE的工程設(shè)計流程（1）圖形或文本輸入(DesignEntry)圖形或文本輸入包括原理圖、狀態(tài)機、波形圖、硬件描述語言（HDL），是工程設(shè)計的第一步，ISE集成的設(shè)計工具主要包括HDL編輯器（HDLEditor）、狀態(tài)機編輯器（StateCAD）、原理圖編輯器（ECS）、IP核生成器（CoreGenerator）和測試激勵生成器（HDLBencher）等。（2）綜合（Synthesis）綜合是將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)化為低層次模塊的組合。一般來說，綜合是針對VHDL來說的，即將VHDL描述的模型、算法、行為和功能描述轉(zhuǎn)換為FPGA/CPLD基本結(jié)構(gòu)相對應(yīng)的網(wǎng)表文件，即構(gòu)成對應(yīng)的映射關(guān)系。在XilinxISE中，綜合工具主要有Synplicity公司的Synplify/SynplifyPro，Synopsys公司的FPGACompilerII/Express，ExemplarLogic公司的LeonardoSpectrum和XilinxISE中的XST等，它們是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，寄存器等基本邏輯單元組成的邏輯連接（網(wǎng)表），并根據(jù)目標與要求優(yōu)化所形成的邏輯連接，輸出edf和edn等文件，供CPLD/FPGA廠家的布局布線器進行實現(xiàn)。（3）實現(xiàn)(Implementation)實現(xiàn)是根據(jù)所選的芯片的型號將綜合輸出的邏輯網(wǎng)表適配到具體器件上。XilinxISE的實現(xiàn)過程分為：翻譯（Translate）、映射（Map）、布局布線（Place&Route）等3個步驟。ISE集成的實現(xiàn)工具主要有約束編輯器（ConstraintsEditor）、引腳與區(qū)域約束編輯器（PACE）、時序分析器（TimingAnalyzer）、FPGA底層編輯器（FGPAEditor）、芯片觀察窗（ChipViewer）和布局規(guī)劃器（Floorplanner）等。（4）驗證（Verification）驗證(Verification)包含綜合后仿真和功能仿真（Simulation）等。功能仿真就是對設(shè)計電路的邏輯功能進行模擬測試，看其是否滿足設(shè)計要求，通常是通過波形圖直觀地顯示輸入信號與輸出信號之間的關(guān)系。綜合后仿真在針對目標器件進行適配之后進行，綜合后仿真接近真實器件的特性進行，能精確給出輸入與輸出之間的信號延時數(shù)據(jù)。ISE可結(jié)合第三方軟件進行仿真，常用的工具如ModelTech公司的仿真工具ModelSim和測試激勵生成器HDLBencher，Synopsys公司的VCS等。通過仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計中的錯誤，加快設(shè)計進度，提高設(shè)計的可靠性。每個仿真步驟如果出現(xiàn)問題，就需要根據(jù)錯誤的定位返回到相應(yīng)的步驟更改或者重新設(shè)計。（5）下載（Download）下載（Download）即編程（Program）設(shè)計開發(fā)的最后步驟就是將已經(jīng)仿真實現(xiàn)的程序下載到開發(fā)板上，進行在線調(diào)試或者說將生成的配置文件寫入芯片中進行測試。在ISE中對應(yīng)的工具是iMPACT。調(diào)試步驟及仿真圖調(diào)試步驟：1.打開ISE軟件。2.選擇file菜單下的opendesign選項，找到所需的元器件，元器件上單擊右鍵選中，再單擊左鍵對其進行命名和賦值，接著在編輯器左邊的一欄中，找出并繪制設(shè)計所要的各種元器件，按照電路圖連接后并保存。3.將用編譯產(chǎn)生的文件下載到硬件中，在將對話框中把保存過的文件再單擊確定。4.單擊左下角運行按鈕，進行軟件仿真調(diào)試，直到出現(xiàn)正確的結(jié)果圖5.2仿真結(jié)果圖通過綜合報告分析，可以從占用系統(tǒng)資源的角度來調(diào)節(jié)振蕩采樣法的相關(guān)參數(shù)，在滿足系統(tǒng)功能需求的情況下，真隨機數(shù)發(fā)生器盡可能少的占用片上系統(tǒng)的資源。在ise軟件中用鼠標雙擊ViewRTLSchematic選項，即可觀察寄存器傳輸級的電路原理圖，圖5.3為由3個反相器構(gòu)成的環(huán)形振蕩器的寄存器傳輸級的電路原理。圖5.4為CCD模擬器寄存器傳輸級的電路原理圖。圖5.3振蕩器(3個反相器)的寄存器傳輸級的電路原理圖5.4CCD模擬器寄存器傳輸級的電路原理圖偽隨機發(fā)生器產(chǎn)生的隨機序列仿真圖圖5.5偽隨機發(fā)生器產(chǎn)生的隨機序列仿真圖硬件調(diào)試CCD模擬器的管腳定義與CCD探測器的管腳定義一致，這樣便于連接到數(shù)據(jù)采集系統(tǒng)上，如圖5.6所示為CCD模擬器的輸入、輸出接口電路圖。圖5.6輸入輸出接口電路圖接口說明：一個模擬器模塊模擬4路CCD的信號輸出。以其中的一組為例對管腳的定義進行說明，如表5.1所示。表5.1管腳定義說明(1)OD/DOD：輸出級電源，電壓為30V。(2)RD：復(fù)位時鐘電源。(3)φ1、φ2：驅(qū)動時鐘。加50nF左右電容負載模擬CCD驅(qū)動級的電容特性。(4)φR1：復(fù)位時鐘。(5)由于探測器的DD管腳、φR2(用于兩級輸出電路間的耦合電路的直流電平恢復(fù))不重要，因此模擬器去除了此管腳的模擬部分。(6)OS、DOS：CCD信號和啞輸出。CCD模擬器的機械接口特性：(1)CCD模擬器設(shè)計的機械尺寸和CCD探測器的機械尺寸保持一致。目前采用2層板結(jié)構(gòu)(每層外形為7.8cm×7.8cm的正方形)：頂層是數(shù)字電路板，底層是模擬電路板。(2)模擬器的引腳(模擬電路板上采用DIP48的封裝)通過48針的排線與數(shù)據(jù)采集系統(tǒng)相連。(3)層與層之間都是通過排針相連固定的。系統(tǒng)實現(xiàn)的功能(1)抗干擾能力強在地址碼相關(guān)特性較理想和頻譜擴展程度較高的條件下，碼分多址具有很強的抑制干擾能力，直接表現(xiàn)在擴頻解調(diào)器的輸出信噪比相對于輸入信噪比要高得多。(2)較好的保密通信能力由于采用了擴頻調(diào)制，在信道中傳輸所需的載波與噪聲的功率比很低（約為-20dB），信號完全隱蔽在噪聲、干擾之中，不易被發(fā)現(xiàn)；用獨特的地址碼進行擴頻調(diào)制相當于一次加密，增加了破譯的難度。(3)實現(xiàn)多址連接較靈活方便所以碼分多址方式也以很快的增長速度在地面的移動通信系統(tǒng)和無線接入網(wǎng)中應(yīng)用，分多址方式。利用6.1圖6.1高速M序列發(fā)生器；時鐘頻率：15552MHz；M序列長度：31位。本文所論述的偽隨機碼發(fā)生器系統(tǒng)較為簡單，僅僅針對m值為3、4和5做了三種不同情況的顯示。通過顯示結(jié)果可以發(fā)現(xiàn)，當m值為5時，重復(fù)周期就達到了31。在實際擴頻通訊中，m值越高，則加密性能越好。但是，一但敵軍通過計算，比較還是能夠比較容易的找到顯示規(guī)律，從而竊取情報。因此就需要對發(fā)生器做進一步的研究，比如將m值不同的兩個序列混合編碼輸出?？傊?，這需要在本文提