可編程邏輯器件復(fù)習(xí)

教材：EDA技術(shù)實用教程-VHDL版可編程邏輯器件復(fù)習(xí)可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第1頁!章概述1.可編程邏輯器件的主流器件是：FPGA/CPLD2.常用的硬件描述語言(HDL)：VHDL、VerilogHDL、SystemVerilog和SystemC?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第2頁!章概述3.自頂向下設(shè)計：一種逐步求精的設(shè)計程序的過程和方法。對要完成的任務(wù)進(jìn)行分解，先對最高層次中的問題進(jìn)行定義、設(shè)計、編程和測試，而將其中未解決的問題作為一個子任務(wù)放到下一層次中去解決。這樣逐層、逐個地進(jìn)行定義、設(shè)計、編程和測試，直到所有層次上的問題均由實用程序來解決，就能設(shè)計出具有層次結(jié)構(gòu)的程序。按自頂向下的方法設(shè)計時,設(shè)計師首先對所設(shè)計的系統(tǒng)要有一個全面的理解。然后從頂層開始,連續(xù)地逐層向下分解,直到系統(tǒng)的所有模塊都小到便于掌握為止?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第3頁!章概述5.EDA：EDA是電子設(shè)計自動化（ElectronicDesignAutomation）的縮寫，在20世紀(jì)60年代中期從計算機(jī)輔助設(shè)計（CAD）、計算機(jī)輔助制造（CAM）、計算機(jī)輔助測試（CAT）和計算機(jī)輔助工程（CAE）的概念發(fā)展而來的。

EDA技術(shù)就是以計算機(jī)為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強(qiáng)度?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第4頁!章概述將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。綜合器：在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件。

綜合器可把綜合的Verilog/VHDL語言轉(zhuǎn)換為硬件電路網(wǎng)表。編譯器：將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，不需要任何與硬件相關(guān)的器件庫和工藝庫參與編譯。適配器也稱布局布線器，完成目標(biāo)系統(tǒng)在器件上的布局布線，將綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。HDL綜合6.EDA設(shè)計流程適配：即結(jié)構(gòu)綜合。設(shè)計輸入可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第5頁!章概述7.QuartusII（結(jié)合第4章學(xué)習(xí)）QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境。QuartusII提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。QuartusII支持原理圖、VHDL、VerilogHDL以及AHDL（AlteraHardwareDescriptionLanguage）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第6頁!第2章概述1.CPLD結(jié)構(gòu)CPLD(ComplexProgrammableLogicDevice)復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng).CPLD主要是由可編程邏輯宏單元(MC，MacroCell)圍繞中心的可編程互連矩陣單元組成。其中MC結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第7頁!第2章概述2.FPGA結(jié)構(gòu)將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點是可以編程任意次,可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第8頁!VHDL:第3章、第5章、第7章、第9章和第10章可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第9頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：數(shù)據(jù)對象：常數(shù)、信號、變量可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第10頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第11頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第12頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第13頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第14頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第15頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第16頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第17頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第18頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第19頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第20頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第21頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第22頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第23頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第24頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第25頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第26頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第27頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：組合邏輯電路的設(shè)計時序邏輯電路的設(shè)計相關(guān)程序見書中例題及5個仿真實驗庫：WORK庫（工作庫）和資源庫程序包：子程序：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第28頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第29頁!第6章宏功能模塊與IP應(yīng)用什么是宏功能模塊？什么是IP核？QuartusII的MegaWizardPlug-InManager管理器可以幫助用戶建立或修改包含自定義宏功能模塊變量的設(shè)計文件，然后可以在頂層設(shè)計文件中對這些文件進(jìn)行例化。可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第30頁!第11章系統(tǒng)仿真功能仿真時序仿真行為仿真測試基準(zhǔn)ModelSim的用途可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第31頁!章概述4.VHDL的自頂向下設(shè)計流程：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第32頁!章概述6.VHDL的EDA設(shè)計流程圖形輸入原理圖輸入狀態(tài)圖輸入波形圖輸入HDL文本輸入設(shè)計輸入：通過設(shè)計輸入編輯器可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第33頁!章概述HDL綜合6.EDA設(shè)計流程適配編程下載設(shè)計輸入下載器（編程器）把設(shè)計下載到對應(yīng)的實際器件中，實現(xiàn)硬件設(shè)計。即將適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載以便進(jìn)行硬件調(diào)試和驗證。通常，將對CPLD的下載稱為編程，對FPGA中的SRAM進(jìn)行直接下載的方式稱為配置。時序仿真與功能仿真：通過仿真器實現(xiàn)可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第34頁!章概述8.IP核可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第35頁!第2章概述1.CPLD結(jié)構(gòu)將以乘積項結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。在編程方式上,CPLD主要是基于E2PROM或FLASH存儲器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類?？删幊踢壿嬈骷?fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第36頁!第2章概述概念：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第37頁!VHDL:第3章、第5章、第7章、第9章和第10章可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第38頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第39頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第40頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第41頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第42頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第43頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第44頁!VHDL:第3章、第5章、第7章、第9章和第10章1.VHDL的語言要素：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第45頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第46頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第47頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第48頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第49頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第50頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第51頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏輯器件復(fù)習(xí)共60頁，您現(xiàn)在瀏覽的是第52頁!VHDL:第3章、第5章、第7章、第9章和第10章2.VHDL的結(jié)構(gòu)和語法：可編程邏