基于FPGA的電路設(shè)計(jì)教材課件

基于FPGA的電路設(shè)計(jì)基于FPGA的電路設(shè)計(jì)主要內(nèi)容FPGA的開(kāi)發(fā)流程設(shè)計(jì)輸入仿真綜合布線(xiàn)布局燒寫(xiě)開(kāi)發(fā)實(shí)例編碼器輸出信號(hào)濾波編碼器輸出信號(hào)辨向、計(jì)數(shù)計(jì)數(shù)結(jié)果的數(shù)碼管掃描顯示主要內(nèi)容FPGA的開(kāi)發(fā)流程什么是FPGA/CPLD?PLDProgrammableLogicDevice可編程邏輯器件CPLD/FPGAComplexProgrammableLogicDevice復(fù)雜可編程邏輯器件FieldProgrammableGateArray現(xiàn)場(chǎng)可編程門(mén)陣列什么是FPGA/CPLD?PLD什么是FPGA/CPLD？什么是FPGA/CPLD？基于FPGA的電路設(shè)計(jì)教材課件FPGA的內(nèi)部結(jié)構(gòu)籃色：邏輯陣列塊紅色：連線(xiàn)資源

黃色：輸入輸出控制塊FPGA的內(nèi)部結(jié)構(gòu)籃色：邏輯陣列塊紅色：連線(xiàn)資源黃色：輸入基于FPGA的電路設(shè)計(jì)教材課件單片機(jī)與FPGA有何區(qū)別？在功能上，單片機(jī)與FPGA有很強(qiáng)的互補(bǔ)性單片機(jī)是程序流程控制。具有性能價(jià)格比高、功能靈活、易于人機(jī)對(duì)話(huà)以及良好的數(shù)據(jù)處理等特點(diǎn)FPGA是時(shí)序邏輯控制。FPGA具有高速、高可靠性以及開(kāi)發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。對(duì)于復(fù)雜的設(shè)計(jì)任務(wù)，需將FPGA與單片機(jī)有機(jī)地結(jié)合在一起單片機(jī)負(fù)責(zé)鍵控、顯示、計(jì)算、通信、簡(jiǎn)單控制和系統(tǒng)協(xié)調(diào)。FPGA負(fù)責(zé)高速、高精度和高穩(wěn)定性等指標(biāo)的實(shí)現(xiàn)。也就是說(shuō)，由單片機(jī)負(fù)責(zé)功能上的設(shè)計(jì)，F(xiàn)PGA負(fù)責(zé)指標(biāo)上的設(shè)計(jì)。

單片機(jī)與FPGA有何區(qū)別？在功能上，單片機(jī)與FPGA有很強(qiáng)的VHDL是什么？VHISC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguageVHDL:甚高速集成電路硬件描述語(yǔ)言VHDL是什么？VHISC（VeryHighFPGA開(kāi)發(fā)環(huán)境介紹ACTEL公司LiberoIDEALTERA公司Max+plusIIQuartusIIXILINX公司XilinxISELATTICE公司ispLEVERFPGA開(kāi)發(fā)環(huán)境介紹ACTEL公司Liber基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件什么叫綜合？綜合是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合的功能：根據(jù)設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目而采用的文本程序(VHDL)或原理圖，針對(duì)給定的硬件結(jié)構(gòu)，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得電路描述文件。綜合的過(guò)程：將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD基本結(jié)構(gòu)相映射的網(wǎng)表文件。什么叫綜合？綜合是軟件描述與硬件實(shí)現(xiàn)的一座橋梁?；贔PGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件濾波實(shí)際輸出波形分析：實(shí)際輸出脈沖波形所帶的毛刺實(shí)際是一些相對(duì)于正常脈沖周期來(lái)說(shuō)很窄的跳變，這些跳變的電平狀態(tài)的持續(xù)時(shí)間很短。濾波濾波原理對(duì)任意輸入的帶毛刺信號(hào)，先檢測(cè)該信號(hào)的跳變沿，然后用一高頻時(shí)鐘信號(hào)對(duì)它將要保持的電平狀態(tài)進(jìn)行計(jì)數(shù)。另外要設(shè)定一個(gè)毛刺的最大電平寬度，如認(rèn)為寬度小于1μs的信號(hào)為毛刺，如果用8MHZ的時(shí)鐘信號(hào)計(jì)數(shù)8次，信號(hào)狀態(tài)不改變，就認(rèn)為它是有用信號(hào)，并將它鎖存；否則為毛刺去掉。

濾波原理對(duì)任意輸入的帶毛刺信號(hào)，先檢測(cè)該信號(hào)的跳變沿，然后用濾波的具體實(shí)現(xiàn)AFZBFZABOCCLKCLRQFGAINOUTZCFFCFXZQQGNJSQbcclrclkZ圖3VHDL程序模塊結(jié)構(gòu)連接圖濾波的具體實(shí)現(xiàn)ABACLKINOUTZCFFCFXZQQGN濾波效果濾波效果辨向、計(jì)數(shù)原理辨向、計(jì)數(shù)原理辨向的編程實(shí)現(xiàn)辨向的編程實(shí)現(xiàn)仿真結(jié)果仿真結(jié)果

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黃色：輸入輸出控制塊FPGA的內(nèi)部結(jié)構(gòu)籃色：邏輯陣列塊紅色：連線(xiàn)資源黃色：輸入基于FPGA的電路設(shè)計(jì)教材課件單片機(jī)與FPGA有何區(qū)別？在功能上，單片機(jī)與FPGA有很強(qiáng)的互補(bǔ)性單片機(jī)是程序流程控制。具有性能價(jià)格比高、功能靈活、易于人機(jī)對(duì)話(huà)以及良好的數(shù)據(jù)處理等特點(diǎn)FPGA是時(shí)序邏輯控制。FPGA具有高速、高可靠性以及開(kāi)發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。對(duì)于復(fù)雜的設(shè)計(jì)任務(wù)，需將FPGA與單片機(jī)有機(jī)地結(jié)合在一起單片機(jī)負(fù)責(zé)鍵控、顯示、計(jì)算、通信、簡(jiǎn)單控制和系統(tǒng)協(xié)調(diào)。FPGA負(fù)責(zé)高速、高精度和高穩(wěn)定性等指標(biāo)的實(shí)現(xiàn)。也就是說(shuō)，由單片機(jī)負(fù)責(zé)功能上的設(shè)計(jì)，F(xiàn)PGA負(fù)責(zé)指標(biāo)上的設(shè)計(jì)。

單片機(jī)與FPGA有何區(qū)別？在功能上，單片機(jī)與FPGA有很強(qiáng)的VHDL是什么？VHISC（VeryHighSpeedIntegratedCircuit）HardwareDescriptionLanguageVHDL:甚高速集成電路硬件描述語(yǔ)言VHDL是什么？VHISC（VeryHighFPGA開(kāi)發(fā)環(huán)境介紹ACTEL公司LiberoIDEALTERA公司Max+plusIIQuartusIIXILINX公司XilinxISELATTICE公司ispLEVERFPGA開(kāi)發(fā)環(huán)境介紹ACTEL公司Liber基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件什么叫綜合？綜合是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合的功能：根據(jù)設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目而采用的文本程序(VHDL)或原理圖，針對(duì)給定的硬件結(jié)構(gòu)，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得電路描述文件。綜合的過(guò)程：將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD基本結(jié)構(gòu)相映射的網(wǎng)表文件。什么叫綜合？綜合是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件基于FPGA的電路設(shè)計(jì)教材課件濾波實(shí)際輸出波形分析：實(shí)際輸出脈沖波形所帶的毛刺實(shí)際是一些相對(duì)于正常脈沖周期來(lái)說(shuō)很窄的跳變，這些跳變的電平狀態(tài)的持續(xù)時(shí)間很短。濾波濾波原理對(duì)任意輸入的帶毛刺信號(hào)，先檢測(cè)該信號(hào)的跳變沿，然后用一高頻時(shí)鐘信號(hào)對(duì)它將要保持的電平狀態(tài)進(jìn)行計(jì)數(shù)。另外要設(shè)定一個(gè)毛刺的最大電平寬度，如認(rèn)為寬度小于1μs的信號(hào)為毛刺，如果用8MHZ的時(shí)鐘信號(hào)計(jì)數(shù)8次，信號(hào)狀態(tài)不改變，就認(rèn)為它是有用信號(hào)，并將它鎖存；否則為毛刺去掉。

濾波原理對(duì)任意輸入的帶毛刺信號(hào)，先檢測(cè)該信號(hào)的跳變沿，然后用濾波的具體