基于CMOS全差分運(yùn)算放大器的全集成有源濾波器的設(shè)計(jì)-圖文

天津大學(xué)碩士學(xué)位論文基于CMOS全差分運(yùn)算放大器的全集成有源濾波器的設(shè)計(jì)姓名:劉莉申請(qǐng)學(xué)位級(jí)別:碩士專業(yè):電路與系統(tǒng)指導(dǎo)教師:滕建輔20090501摘要隨著集成電路技術(shù)和通信技術(shù)的發(fā)展,全集成有源濾波器的設(shè)計(jì)已經(jīng)成為國(guó)際學(xué)術(shù)界所關(guān)注的前沿課題之一。特別是近年來(lái),片上系統(tǒng)(System…onaChip的發(fā)展也迫切需要解決有源濾波器的全集成問(wèn)題。本文在全面歸納總結(jié)國(guó)內(nèi)外全集成有源濾波器的研究現(xiàn)狀和發(fā)展動(dòng)態(tài)的基礎(chǔ)上,從網(wǎng)絡(luò)綜合理論出發(fā),較系統(tǒng)地研究了基于信號(hào)流圖模擬法的全集成有源濾波器的設(shè)計(jì)技術(shù),利用雙端接載的無(wú)源LC梯形濾波電路具有響應(yīng)對(duì)元件變化靈敏度低的優(yōu)點(diǎn),將其作為原型濾波器,詳細(xì)地推導(dǎo)了六階Butterworth低通濾波器和六階Chebyshev帶通濾波器的信號(hào)流圖,并實(shí)現(xiàn)了相應(yīng)的基于反相積分器的有源RC濾波器和全差分有源RC濾波器。并從全集成的角度出發(fā),著重研究了作為濾波器的關(guān)鍵部分的全差分運(yùn)算放大器的特性對(duì)全集成有源濾波器的性能的影響,在此基礎(chǔ)上設(shè)計(jì)了一種適合于本文中所設(shè)計(jì)的全集成有源RC低通和帶通濾波器的寬擺幅、低功耗的全差分運(yùn)算放大器。在設(shè)計(jì)及仿真過(guò)程中,具體的研究了運(yùn)算放大器的各項(xiàng)性能指標(biāo)對(duì)全集成有源濾波器的選頻特性和穩(wěn)定性的影響,給出了在濾波器設(shè)計(jì)過(guò)程中如何選擇適當(dāng)?shù)倪\(yùn)算放大器的方法。濾波器電路采用了特許半導(dǎo)體(Chartered0.35urnCMOS工藝進(jìn)行設(shè)計(jì)。通過(guò)使用Cadence設(shè)計(jì)環(huán)境下的Spectre工具仿真,運(yùn)放單位增益帶寬達(dá)到128MHz,相位裕度為61。,低頻增益78dB,功耗小于1.3mW,保證了全集成有源濾波器的選頻特性和穩(wěn)定性。仿真結(jié)果表明,全集成有源RC低通和帶通濾波器的各項(xiàng)性能指標(biāo)都滿足設(shè)計(jì)要求,并實(shí)現(xiàn)了濾波器的低功耗設(shè)計(jì)。關(guān)鍵詞:全集成有源濾波器信號(hào)流圖CMOS全差分運(yùn)算放大器ABSTRACTWiththedevelopmentofintegratedcircuitandtelecommunicationtechnologies,thedesignoffull-integratedactivefiltershasbecomeoneofthemostimportantadvancesinanalogVLSIandattractedmuchattentionintheacademicworld.Particularly,inrecentyears,theproblem,whichcriesforsolving,egrationoftheactivefilters,forthedevelopmentofSystem-on-a-Chip.Inthisdissertation,theinternationalandnationalresearchesstatusquoandthedevelopingtrendsofthefull-integratedactivefiltersaresystematicallyreviewed.Thedesigntechnologyoffull-integratedactivefiltersthatbasedonthetheoryofnetworksynthesisandsignalflowgraphisdeeplystudied.OnthebasisofthedoublyterminatedLCladderprototype,whosemagnituderesponseisextraordinarilyinsensitivetoperturbationsoftheLCelementsandtotheterminatingresistances,thedetailedsignalflowgraphsofsixth-orderButterworthlow-passfikerandsixth—orderChebyshevband-passfilterarederivedrespectively,andthecorrespondingactiveRCfiltersbasedoninvertingintegratorandfull-differentialactiveRCfiltersarerealized.Focusingonthefull-integration,specialemphasisislaidtOpo缸OUttheinfluencethattheperformanceofthefullydifferentialoperationalamplifiermakestotheactivefilters.AccordingtOtheanalysis,afullydifferentialoperationalamplifierwithwiderunity?gainbandwidthandlowpowerisdesignedforthesixth-orderButterworthlow-passfilterandsixth-orderChebyshevband—passfilterinthispaper,andthenapracticalmethodforchoosingthesuitableoperationalamplifierisproposed.FilterckcukisdesignedwithCharteredO.35I_tmCMOStechnologyckcuitissimulatedbytheSpectreinCadence,Unity-gainbandwidthofoperationalamplifierisreached128MHz,phasemarginis61。,78dBlow-frequencygainandpowerconsumptionislessthansatisfiedandachievedalow-powerdesignKEYWORDS:Full-integratedActiveFilters,SignalFlowGraph,CMOS,FullyDifferentialOperationalAmplifier獨(dú)創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作和取得的研究成果,除了文中特別加以標(biāo)注和致謝之處外,論文中不包含其他人已經(jīng)發(fā)表或撰寫(xiě)過(guò)的研究成果,也不包含為獲得叁盜盤(pán)堂或其他教育機(jī)構(gòu)的學(xué)位或證書(shū)而使用過(guò)的材料。與我一同工作的同志對(duì)本研究所做的任何貢獻(xiàn)均已在論文中作了明確的說(shuō)明并表示了謝意。學(xué)位論文作者簽名:毋嘲簽字日期:2.-。oq年.f-月弓/日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解墨.盜盤(pán)堂有關(guān)保留、使用學(xué)位論文的規(guī)定。特授權(quán)墨洼盤(pán)鱟可以將學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索,并采用影印、縮印或掃描等復(fù)制手段保存、匯編以供查閱和借閱。同意學(xué)校向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和磁盤(pán)。(保密的學(xué)位論文在解密后適用本授權(quán)說(shuō)明學(xué)位論文作者簽名:≥兩簽字日翌:砂。歹年歹月另『日新硌嘉酬簽字日期:砂7年/月/日第一章緒論1.1濾波器的發(fā)展概述第一章緒論濾波器是一種電路元件相互連接而組成的選頻網(wǎng)絡(luò),它通過(guò)對(duì)傳遞函數(shù)的設(shè)計(jì)而使輸入信號(hào)中的某些頻率的信號(hào)通過(guò),使其他頻率的信號(hào)受到阻塞或者衰減。早在1915年德國(guó)的瓦格納(Wagner和美國(guó)的坎貝爾(Campbell就提出了濾波器的概念,從那時(shí)候開(kāi)始,濾波器的理論和技術(shù)就一直不斷發(fā)展和完善,從無(wú)源分立RLC元件開(kāi)始經(jīng)歷了集成線性元件、混合集成電路和單片集成電路等一系列發(fā)展歷程,取得了長(zhǎng)足的進(jìn)步。隨著濾波器在現(xiàn)代通信系統(tǒng)、控制和測(cè)量系統(tǒng)當(dāng)中的廣泛應(yīng)用,濾波器的理論和技術(shù)的研究也就越來(lái)越被各國(guó)的學(xué)者和科技工作人員所重視。濾波器主要可以分為無(wú)源濾波器和有源濾波器兩大類,.20世紀(jì)60年代以前無(wú)源濾波器得到了全面的發(fā)展,它是由無(wú)源元件如電阻、電感、電容組成的濾波電路,其中無(wú)源LC梯形網(wǎng)絡(luò)是一種非常有用的結(jié)構(gòu),其主要的優(yōu)勢(shì)在于它對(duì)元件的變化的敏感度低,性能穩(wěn)定。由于電感的固有缺陷,如損耗大、體積大、非線性、易引入干擾噪聲又難以集成實(shí)現(xiàn)等,因而,從20世紀(jì)50年代開(kāi)始人們發(fā)現(xiàn)了使用有源電路來(lái)代替電感的濾波器實(shí)現(xiàn)方法,從而大大減小了電路的尺寸和降低了電路的成本。20世紀(jì)60年代中期高質(zhì)量的有源器件——運(yùn)算放大器的問(wèn)世對(duì)有源濾波器的發(fā)展起到了巨大的推動(dòng)作用,20世紀(jì)70年代低成本的單片運(yùn)放初步制作成功,使人們用有源技術(shù)模擬電感成為可能,為有源RC濾波器的實(shí)現(xiàn)奠定了基礎(chǔ)。20世紀(jì)70年代發(fā)展起來(lái)的混合集成電路技術(shù)把有源RC濾波器推向成熟,成為濾波器學(xué)科發(fā)展史上的重要里程碑。從此,濾波器的發(fā)展上了一個(gè)新臺(tái)階,并且開(kāi)始朝著低功耗、小體積、多功能、高精度、穩(wěn)定可靠和價(jià)格低廉的方向發(fā)展,其中小體積、多功能、高精度、穩(wěn)定可靠成為了20世紀(jì)70年代以后的主攻方向。20世紀(jì)80年代以來(lái)隨著大規(guī)模集成電路的迅猛發(fā)展,濾波器學(xué)科也進(jìn)入了全集成系統(tǒng)發(fā)展的時(shí)期,有源濾波器開(kāi)始朝著系統(tǒng)高度集成化、元件單一性、低電源和微功耗等方向發(fā)展。單片集成有源濾波器按其集成的技術(shù)可以分為標(biāo)準(zhǔn)雙極性(Bipolar、CMOS(Complementary-Metal-Oxide-Semiconductor、聲表面波SAW(SurfaceAcousticWave和BiCMOS(Bipolar-CMOS等。每一種技術(shù)都有其優(yōu)點(diǎn)和缺點(diǎn)。標(biāo)準(zhǔn)雙極性工藝具有更高的帶寬和更快的轉(zhuǎn)換速率但是功耗和成本較高,聲表面波具有高Q值和高頻率但是其尺寸太大,而CMOS工藝具有集成度高、成本低、功耗小以及制作簡(jiǎn)單等優(yōu)點(diǎn),而且考慮到與數(shù)字電路的主流工藝相兼容,因此CMOS工藝的實(shí)現(xiàn)方法和設(shè)計(jì)技術(shù)成為當(dāng)前單片集成的的主流。1.2CMOS模擬濾波器模擬濾波器可以分為離散時(shí)間濾波器和連續(xù)時(shí)間濾波器。如圖1.1:模擬濾波器離散時(shí)間模擬濾波器開(kāi)關(guān)電流濾波器開(kāi)關(guān)電容濾波器對(duì)數(shù)域?yàn)V波器連續(xù)時(shí)間模擬濾波器RC有源濾波器跨導(dǎo)容濾波器MOSFET.C濾波器圖1.1模擬濾波器的分類離散時(shí)間濾波器是處理在時(shí)間上離散而在幅度上連續(xù)的信號(hào),而連續(xù)時(shí)間濾波器是處理在時(shí)間和幅度上都連續(xù)的信號(hào),開(kāi)關(guān)電容和開(kāi)關(guān)電流濾波器均屬于離散時(shí)問(wèn)濾波器,而對(duì)數(shù)域?yàn)V波器、RC有源濾波器、跨導(dǎo)電容濾波器(Gm-C和MOSFET.C濾波器均為連續(xù)時(shí)間濾波器。離散時(shí)間濾波器的優(yōu)點(diǎn)主要有:不需要調(diào)諧,具有非常精確的時(shí)間常數(shù);其缺點(diǎn)主要有:需要時(shí)鐘通道,需要加抗混疊濾波器,它的采樣率限制了其應(yīng)用頻率。連續(xù)時(shí)間濾波器的主要優(yōu)點(diǎn)有:沒(méi)有時(shí)鐘通道,不需要采樣,不需要加外抗混疊濾波器,具有比數(shù)字濾波器更低的功耗,能處理更高的頻率;與離散濾波器相比其缺點(diǎn)主要有:精確的時(shí)間常數(shù)必須經(jīng)過(guò)調(diào)諧才能獲得,其跨導(dǎo)和電阻的線性度比較差。離散時(shí)間濾波器就是處理離散時(shí)間信號(hào)的濾波器,開(kāi)關(guān)電容濾波器和開(kāi)關(guān)電流濾波器是兩種主要的離散時(shí)間濾波器的應(yīng)用技術(shù)。其中開(kāi)關(guān)電容濾波器性能較好,是應(yīng)用最為廣泛的一種濾波器技術(shù)。開(kāi)關(guān)電容濾波器的主要特性由時(shí)鐘頻率和電容的比值來(lái)確定,而這兩個(gè)參數(shù)不受工藝和溫度的變化的影響,因此這種濾波器的積分時(shí)間常數(shù)比較精確,不需要進(jìn)行調(diào)諧。然而到了高頻應(yīng)用時(shí)這種特性不容易保持,因?yàn)殚_(kāi)關(guān)電容濾波器在進(jìn)行時(shí)域分析的時(shí)候,為了消除混疊效應(yīng),其采樣頻率要求至少為其處理的信號(hào)的頻率的兩倍,這樣所需要的頻率較高,所以不適合在高頻段中的應(yīng)用。所謂連續(xù)時(shí)間濾波器就是應(yīng)用于連續(xù)時(shí)間信號(hào)處理當(dāng)中的濾波器,它具有處理速度快,結(jié)構(gòu)簡(jiǎn)單,功耗小等突出的優(yōu)點(diǎn),當(dāng)需要在低功耗條件下處理高頻信號(hào)(1MHz時(shí),模擬連續(xù)時(shí)間濾波器往往是唯一的選擇。模擬連續(xù)時(shí)間濾波器在處理連續(xù)時(shí)間信號(hào)的時(shí)候不需要進(jìn)行A/D、D/A轉(zhuǎn)換,采樣和保持,也不需要外加抗混疊濾波器,目前能處理的信號(hào)能達(dá)到幾百M(fèi)Hz。它的實(shí)現(xiàn)方法有很多種,常見(jiàn)的有對(duì)數(shù)域?yàn)V波器、RC有源濾波器、跨導(dǎo)(Gm-C濾波器、MOSEFT.C濾波器等,它們一般都采用CMOS或標(biāo)準(zhǔn)雙極性工藝來(lái)實(shí)現(xiàn),而CMOS工藝以其低成本和低功耗的特點(diǎn)占據(jù)顯著優(yōu)勢(shì)。RC有源濾波器一般由運(yùn)算放大器、電容和電阻等元件組成,這類濾波器對(duì)RC有源元件的變化比較敏感,這就對(duì)這類濾波器的應(yīng)用造成了很大的限制,但是在低頻處理當(dāng)中具有非常廣泛的應(yīng)用。R-MOSFET.C濾波器是在RC有源濾波器的基礎(chǔ)上設(shè)計(jì)的,由~般運(yùn)算放大器所構(gòu)成的RC有源濾波器的截止頻率是固定的,不能夠進(jìn)行調(diào)節(jié)而且很難達(dá)到很高的精度,R-MOSFET.C濾波器就是在RC有源濾波器的基礎(chǔ)上設(shè)計(jì)的一種能夠調(diào)節(jié)濾波截止頻率的濾波器,在R-MOSFET-C濾波器中我們使用了MOS管代替無(wú)源電阻,通過(guò)改變MOS的柵極電壓來(lái)改變MOS管的電阻,從而實(shí)現(xiàn)高線性度的調(diào)諧性能?？鐚?dǎo)電容濾波器具有更多的優(yōu)點(diǎn),最主要的是它具有較低的功耗和較高的應(yīng)用頻率,它是由跨導(dǎo)Gm和電容C組成的,普遍應(yīng)用于高頻領(lǐng)域。1.3集成濾波器所面臨的問(wèn)題在濾波器進(jìn)行集成時(shí)面臨著許多的挑戰(zhàn)和困難,在設(shè)計(jì)當(dāng)中首要問(wèn)題是全集成濾波器的關(guān)鍵部分——全差分運(yùn)算放大器的性能對(duì)濾波器性能的影響。由于全差分運(yùn)放頻率具有有限性,因此在濾波器的設(shè)計(jì)過(guò)程當(dāng)中,如何正確的、適當(dāng)?shù)倪x擇或設(shè)計(jì)適用的運(yùn)算放大器對(duì)提高所設(shè)計(jì)的濾波器的選頻特性、輸出動(dòng)態(tài)范圍及穩(wěn)定性具有重大意義;第二個(gè)問(wèn)題就是實(shí)現(xiàn)濾波器的全集成,濾波器中的大電容值是實(shí)現(xiàn)連續(xù)時(shí)間濾波器的全集成的阻礙,而且全差分運(yùn)放的有限驅(qū)動(dòng)負(fù)載能力也要求有較小的電容,因此在濾波器的設(shè)計(jì)中對(duì)各個(gè)元件的參數(shù)有了更高的要求;第三個(gè)問(wèn)題是保證元件的精確度和穩(wěn)定性,溫度的變化和工藝偏差均會(huì)影響元件的精確度和穩(wěn)定性。第四個(gè)問(wèn)題也是集成電路發(fā)展面臨的共同問(wèn)題,就是低功耗和低電壓的要求,這是超大規(guī)模集成電路VLSI發(fā)展的方向。1.4本文的主要工作和結(jié)構(gòu)本文所做的主要工作是:從網(wǎng)絡(luò)綜合理論出發(fā),利用信號(hào)流圖模擬法實(shí)現(xiàn)了全集成有源RC低通和帶通濾波器的設(shè)計(jì),并從本文的設(shè)計(jì)實(shí)例出發(fā),設(shè)計(jì)了一種適用于本文所設(shè)計(jì)的有源低通和帶通濾波器的寬單位增益帶寬的CMOS全差分運(yùn)算放大器,并集中討論了運(yùn)放特性對(duì)濾波器性能的影響。文中第二章簡(jiǎn)要的介紹了CMOS器件的工作特性和典型的工藝,這是設(shè)計(jì)CMOS模擬集成電路的基礎(chǔ)。第三章簡(jiǎn)要的介紹了低功耗的模擬IC設(shè)計(jì)技術(shù),在吸收已有的相關(guān)技術(shù)成果基礎(chǔ)上,結(jié)合本文所設(shè)計(jì)的濾波器實(shí)例的技術(shù)指標(biāo)要求,設(shè)計(jì)出了一種寬單位增益帶寬、低功耗的全差分運(yùn)算放大器。第四章利用信號(hào)流圖技術(shù)實(shí)現(xiàn)了六階全差分有源RC低通濾波電路,并通過(guò)相應(yīng)的設(shè)計(jì)實(shí)例和仿真結(jié)果表明了該設(shè)計(jì)方法的有效性和實(shí)用性。第五章詳細(xì)地推導(dǎo)了六階Chebyshev帶通濾波器的信號(hào)流圖,并實(shí)現(xiàn)了相應(yīng)的基于反相積分器的有源RC濾波器和全差分有源RC濾波器。第六章中重點(diǎn)研究了全差分運(yùn)算放大器的各項(xiàng)性能指標(biāo)對(duì)全集成有源濾波器性能的影響。第七章為全文總結(jié)。第二章aMOS模擬電路及工藝基礎(chǔ)第二章CMOS模擬電路及工藝基礎(chǔ)隨著MOS電路設(shè)計(jì)和工藝的進(jìn)步和MOS晶體管所具有的高集成度、低功耗、高抗噪能力和高輸入阻抗的等優(yōu)點(diǎn),MOS管成為了當(dāng)前模擬集成電路芯片當(dāng)中的重要器件。目前MOS模擬集成電路業(yè)已成為模擬電路發(fā)展的主流,所以不可能盡數(shù)論述,至于其電路形式,主要有n溝EkDMOS和CMOS兩種,與11溝印MOS相比,CMOS具有更低的功耗、跨導(dǎo)大,已成為當(dāng)前模擬集成電路的主流工藝?；谄涞凸?、高集成度等優(yōu)點(diǎn),本文設(shè)計(jì)了一種模擬CMOS工藝的全差分運(yùn)算放大器,因此有必要對(duì)MOS電路做簡(jiǎn)單的介紹。2.1MOS管的IⅣ特性分析互補(bǔ)MOS(CMOS由NMOS和PMOS構(gòu)成,下面以NMOS為例來(lái)討論它在各個(gè)工作區(qū)域的基本關(guān)系。NMOS電流方程為厶=華弦訃(等]‰?yún)f(xié)?,其中厶為漏電流,vz:,s為漏源電壓,以為n溝道器件的表面遷移率,c:為單位面積柵氧化物電容,W為有效溝道寬度,L為有效溝道長(zhǎng)度,‰為閾值電壓,當(dāng)‰=‰一‰時(shí),厶取得極值,峰值電流為:厶礦三1華(‰一‰2(2-2其中%。一‰為過(guò)驅(qū)動(dòng)電壓,W/L為寬長(zhǎng)比,等式(2.1和(2.2是CMOS模擬電路設(shè)計(jì)的基礎(chǔ),它描述了厶與工藝常數(shù)以C二,器件的尺寸W和L以及柵和漏相對(duì)于源的電位之間的關(guān)系?；谑?2-1模型的MOS管由于圪。一‰不同,具有三種工作模式:(1截止區(qū)當(dāng)‰一‰≤0時(shí),MOS管工作在截止區(qū),此時(shí)厶=0,在這個(gè)區(qū)域溝道等第二章CMOS模擬電路及工藝基礎(chǔ)_一————————————_———_———^—————-———_-__—————————————_一同于短路。(2線性區(qū)當(dāng)‰一‰≥‰,MOS管工作在線性區(qū),也稱為三極管區(qū),式(2-1變成厶=以巳警[(‰一‰‰一互1礦2廊]%。一‰≥‰(2-3(3深三極管區(qū)當(dāng)2(VGs一‰≥‰,MOS管工作在深三極管區(qū),此時(shí)L≈以巳等(%一vr.Vos2(Vos一‰≥‰(2-4也就是說(shuō),漏極電流是漏源電壓‰的線性函數(shù),這種線性關(guān)系表明源漏之間的通道可以用一個(gè)線性電阻來(lái)表示,該電阻等于恥南(2.5這樣,MOSFET就可以作為一個(gè)阻值由過(guò)驅(qū)動(dòng)電壓控制的電阻。注意,與雙極性晶體管不同,MOS器件即使沒(méi)有傳輸電流也可能導(dǎo)通。(4飽和區(qū)實(shí)際上當(dāng)‰一‰<‰時(shí),漏極電流并不遵守拋物線特性,這時(shí)厶相對(duì)恒定,我們說(shuō)器件工作在“飽和區(qū)”。其伏安特性表達(dá)為:厶:丟華(‰一‰2(2.6上’近似等于L,此時(shí)易與‰無(wú)關(guān)。對(duì)于PMOS器件,式(2.1和(2-6分別表示為:和L=一如巳.W上[、V∞,一‰‰一互1礦2腳]厶:一丟華(‰一‰2。D2一互—丁L’卯一…掰’(2.7(2.8此時(shí)出現(xiàn)負(fù)號(hào)是由于假設(shè)L從漏流向源,而空穴沿著相反的方向移動(dòng),由第二章cMOS模擬電路及工藝基礎(chǔ)于空穴的遷移率是電子的l/2到1/4,所以PMOS器件具有較低的“電流驅(qū)動(dòng)”能力。在模擬電路當(dāng)中,MOSFET的跨導(dǎo)是一個(gè)非常重要的參數(shù)。根據(jù)以上分析可以求得MOSFET在飽和區(qū)靜態(tài)工作點(diǎn)(‰、L、‰處的小信號(hào)正向轉(zhuǎn)移跨導(dǎo)g?！?老k,協(xié)"=以巳?W上、V回,一‰(2.10從某種意義上來(lái)講,島代表了器件的靈敏度:對(duì)于一個(gè)大的‰來(lái)講,‰的一個(gè)微小的改變將會(huì)引起厶產(chǎn)生很大的變化。值得注意的是,飽和區(qū)的‰值等于深三級(jí)管區(qū)如的倒數(shù)?！胍部梢员硎緸閸u=瓢21uCo。WI一2JD==--?-———:■-—一%。一‰(2.11(2.12這幾個(gè)表達(dá)式對(duì)于研究g。隨某一個(gè)參數(shù)變化的特性時(shí)都是有用的。例如,式(2.10表明,如果W/L保持恒定,則g,隨著過(guò)驅(qū)動(dòng)電壓的增大而增大,而式(2.11表示,如果,∥匾定的話,g。隨著過(guò)驅(qū)動(dòng)電壓的增大而減小,值得注意的是當(dāng)MOS進(jìn)入三極管區(qū)時(shí)跨導(dǎo)將下降,因此放大應(yīng)用時(shí)應(yīng)使MOSFET工作在飽和區(qū)。飽和區(qū)和三極管區(qū)的差別可能被混淆,尤其是對(duì)PMOS器件,所以我們必須識(shí)別器件工作的漏端。等、極性相反的電荷,以增強(qiáng)NMOS管為例,當(dāng)VG上升的時(shí)候,半導(dǎo)體表面的能帶向上彎曲,而半導(dǎo)體表面也由多數(shù)載流子耗盡狀態(tài)轉(zhuǎn)變?yōu)樯贁?shù)載流子的強(qiáng)反型狀態(tài),這時(shí)候我們稱MOS管開(kāi)啟,這個(gè)電壓的大小可以表示為:‰:中腳+2①F+掣(2.13、7nr2.2二級(jí)效應(yīng)體效應(yīng)是指襯底B極與源極之間的電壓圪。對(duì),n的控制作用。在增強(qiáng)型NMOSFET中,%=0或‰<0。當(dāng)‰<0時(shí),P型襯底與源極相連的N區(qū)間的PN結(jié)耗盡層變厚,要想維持夠到中的載流予數(shù)量K。=0與時(shí)相同,則需增加‰。若在‰=0時(shí),‰=巧便出現(xiàn)N溝道,那么,在‰<0時(shí)就需要‰>巧才能出現(xiàn)N溝道,即此時(shí)開(kāi)啟電壓值隨襯底與源極間的負(fù)偏壓的數(shù)值增加而增加。這種現(xiàn)象被成為“體效應(yīng)”或“背柵效應(yīng)”,考慮體效應(yīng)后,巧H為亞閾值導(dǎo)電特性是指‰<巧時(shí)MOSFET的導(dǎo)電特性。上述MOSFET特性的討論中,我們一直假設(shè)當(dāng)‰<巧時(shí)器件會(huì)突然關(guān)斷。實(shí)際上,當(dāng)‰≈巧時(shí),一個(gè)微弱的反型層仍然存在,此時(shí)源漏電流厶不為0,在亞閾值區(qū),厶與‰成指數(shù)規(guī)律,厶表示為:易卻坤魯(2.15集成電路的發(fā)展讓工藝上最小可以達(dá)到的尺寸越來(lái)越小,現(xiàn)代工藝已經(jīng)進(jìn)入了深亞微米時(shí)代,目前工藝的最小尺寸達(dá)到了0.09urn,小的溝道尺寸使得MOS器件的另外一個(gè)特性——溝道長(zhǎng)度調(diào)制效應(yīng)的影響越來(lái)越明顯,前面提到過(guò)當(dāng)柵和漏之間的電壓加大到~定的程度的時(shí)候,溝道就會(huì)出現(xiàn)夾斷的現(xiàn)象,并且是漏源電壓越大,夾斷點(diǎn)就越靠近源端,有效的溝道長(zhǎng)度L’越小。根據(jù)式2.4漏源之間的電流越大,電流隨著漏源電流的增加而增加,在建立MOS管飽和區(qū)電流模型的時(shí)候,加入一個(gè)修正項(xiàng)A,得到:厶:丟以巳.W,、V回,一‰2(1+avo。(2.16由于電流公式的修改,MOSFET的跨導(dǎo)也相應(yīng)修改為:g,:心已孚(‰一%(1+A‰。(2-17參數(shù)A的值反映了場(chǎng)效應(yīng)管在飽和區(qū)工作時(shí)漏源電壓對(duì)溝道電流影響的大小,它的值越小則電流越理想,完是與溝道長(zhǎng)度呈反比關(guān)系的一個(gè)參數(shù),對(duì)于短溝道器件,它的值比較大,所以溝道調(diào)制效應(yīng)又稱為短溝道效應(yīng)。從上述分析可以看出,由于存在襯底調(diào)制效應(yīng),在亞閾值區(qū),MOSFET的傳輸特性與BJT類似,放大能力相似,MOSFET的這些特性在MOS模擬集成電路設(shè)計(jì)當(dāng)中很有用。2.3MOSFET的交流小信號(hào)模型輸入信號(hào)的幅度與電源電壓相比一般很小,它在直流偏置工作點(diǎn)附近變化,可以近似認(rèn)為器件工作在線性區(qū)間。這種小信號(hào)的分析或者交流分析對(duì)模擬集成電路的設(shè)計(jì)是必須的。大信號(hào)特性用來(lái)確定器件的直流工作點(diǎn),小信號(hào)特性用來(lái)設(shè)計(jì)器件和電路的性能。MOS管的小信號(hào)模型可以直接由大信號(hào)模型導(dǎo)出。在放大設(shè)計(jì)應(yīng)用中,MOS管在飽和區(qū)工作,其小信號(hào)模型如圖2.1所示,GBc:Gs;}、;三sc::!;;。礦G~豐】_。e::三』jmvBs|.,、I.高CDB—、uBf、I7≮CsB;b6VRs+圖2.1MOS管的小信號(hào)模型通過(guò)在偏置點(diǎn)上產(chǎn)生一個(gè)小的增量,并計(jì)算它所引起的其它偏置參數(shù)的增量就得到了小信號(hào)模型。由于漏電流是柵.源電壓的參數(shù),所以引進(jìn)了一個(gè)值為gmVos的壓控電流源,由于溝道長(zhǎng)度調(diào)制,漏電流也隨著漏.源電壓變化,這一效應(yīng)可以用一個(gè)壓控電流源模擬,而如果一個(gè)電流源的電流值與它兩端的電壓呈線性關(guān)系,則該電流源就等效于一個(gè)線性阻抗,所以我們用一個(gè)線性阻抗ro來(lái)表示溝道長(zhǎng)度調(diào)制效應(yīng)。通過(guò)推導(dǎo)可得,.:盟:!%%扣cW-L(vG,一‰2A(2.18‘ro近似等于l/A厶,它影響著模擬電路的許多特性,限定著大多數(shù)放大器的最大電壓增益。襯底電勢(shì)影響閾值電壓,因而也影響柵.源過(guò)驅(qū)動(dòng)電壓,在所有的其它的端子電壓恒定時(shí),漏電流是襯底電壓的函數(shù)。通過(guò)推導(dǎo),‰?？梢员硎緸椤?。島贏(2-192.4典型的CMOS工藝基本的多晶硅柵CMOS工藝制造流程由九個(gè)掩模操作組成。完成一個(gè)成品晶圓所需的工藝步驟將按照實(shí)際的順序展示。為說(shuō)明工藝,所采用的剖面圖在垂直方向上放大了2.5倍。(1初始材料CMOS集成電路通常制造在盡可能重?fù)诫s硼的P型(100襯底上,以減小襯底電阻。該措施通過(guò)減小襯底去偏置,具備了一定程度的抗CMOS閂鎖效應(yīng)能力。由于CMOS工藝不需要NBL,所以襯底摻雜僅受到固溶度的限制。(2外延生長(zhǎng)CMOS工藝的第一步是在襯底上生長(zhǎng)一層輕摻雜的P型外延層,該外延層厚度,一般為5.10岬,比標(biāo)準(zhǔn)雙極工藝采用的外延層薄很多。NMOS管在外延層中直接形成,其中外延層作為背柵。由于該工藝不需要N型埋層,所以覆蓋外延層的晶片可用作所有類型產(chǎn)品的初始材料。標(biāo)準(zhǔn)雙極工藝則不具備這種規(guī)模效應(yīng),因?yàn)槊總€(gè)產(chǎn)品需要不同結(jié)構(gòu)的NBL。理論上,CMOS工藝不需要外延層,因?yàn)镸OS管可以直接在P型襯底上形成。外延工藝增加了成本,但是采用P+襯底可以提高抗閂鎖效應(yīng)的能力。另外,與Czochralski硅相比,可更加精確地控制外延層的電學(xué)特性,從而對(duì)MOS晶體管的參數(shù)有更好的控制。(3N阱擴(kuò)散晶片被熱氧化后,使用N阱掩模版光刻甩在氧化層上的光刻膠。氧化刻蝕出窗口后,從窗口注入一定劑量的磷離子。長(zhǎng)時(shí)間的高溫推結(jié)工藝產(chǎn)生深的輕摻雜N型區(qū)域,稱為N阱(圖2.2。典型的20VCMOS工藝的N阱結(jié)深約為5pm。阱推結(jié)過(guò)程中的熱氧化在暴露的硅表面覆蓋的一層很薄的氧化硅,稱為緩沖氧化層(padoxide。如圖2.2中所示,在N阱CMOS工藝中,NMOS晶體管位于外延層,而PMOS晶體管位于阱中。反向摻雜阱區(qū)造成的總雜質(zhì)濃度增加,使阱中多子的遷移率略微降低。因此N阱工藝是通過(guò)犧牲PMOS管的性能來(lái)優(yōu)化NMOS管的性能。此外,N阱工藝可形成大多數(shù)設(shè)計(jì)者所偏好的襯底接地。P阱CMOS工藝使用N+襯底,N型外延層和P阱。NMOS晶體管在P阱中形成,PMOS晶體管在外延層中形成。這種工藝通過(guò)犧牲NMOS管的性能來(lái)優(yōu)化PMOS管的性能,但是由于電子的遷移率高于空穴,所以NMOS管的性能仍然優(yōu)于PMOS管。P阱工藝要求襯底接最高電位。如果設(shè)計(jì)中包含多個(gè)參考公共地的電源,由于難以區(qū)分電源順序,所以偏置N型襯底時(shí)常常會(huì)遇到困難。圖2-2N阱推結(jié)后的晶片P阱CMOS工藝和N阱CMOS工藝同時(shí)存在。N阱工藝提供了性能稍好的NMOS晶體管,并且允許使用接地的襯底。N阱工藝同時(shí)還與BiCMOS工藝向上兼容,因此選用N阱工藝來(lái)展示CMOS技術(shù)。(4反型槽CMOS工藝采用厚場(chǎng)氧化層,原因與標(biāo)準(zhǔn)雙極工藝大體相同:這增加了厚場(chǎng)閾值電壓,并且減小了金屬線與下層硅間的寄生電容。但與標(biāo)準(zhǔn)雙極工藝不同的是,基本CMOS工藝采用LOCOS技術(shù)選擇性地生長(zhǎng)厚氧化層,只在形成源器件的區(qū)域留下薄的緩沖氧化層。芯片上的局部氧化區(qū)域稱為場(chǎng)區(qū),而被保護(hù)未形成氧化層的區(qū)域稱為槽區(qū)。LOCOS工藝首先在整個(gè)晶圓上淀積一層氮化硅,然后用反型槽掩模版光刻氮化硅,最后采用選擇性刻蝕除去場(chǎng)區(qū)上的氮化層(圖2.3。這步使用的掩模版稱為反型槽掩模版,因?yàn)樗怯蓽喜蹍^(qū)的反色區(qū)形成。換句話說(shuō),就是該掩模版對(duì)應(yīng)于沒(méi)有溝槽的區(qū)域,而不是有溝槽的區(qū)域。LOCOS中使用的氮化層必須位于薄氧化層(稱為緩沖氧化層之上,因?yàn)榈瘜拥纳L(zhǎng)會(huì)產(chǎn)生機(jī)械應(yīng)力,會(huì)引起硅中晶格位錯(cuò)。緩沖氧化層提供了一個(gè)機(jī)械緩沖,可吸收應(yīng)力防止其損害硅片。噬耀\晰夕P型襯底圖2.3淀積氮化層和反型槽光刻后的晶圓(5溝道阻止注入為了制造實(shí)用的MOS晶體管,CMOS工藝謹(jǐn)慎地減小閾值電壓。LOCOS場(chǎng)氧化層可以提高厚場(chǎng)閾值,但不會(huì)超過(guò)幾個(gè)伏特。通常在場(chǎng)區(qū)下面選擇性地注入雜質(zhì)以進(jìn)一步提高厚場(chǎng)晶體管的閾值電壓。P型外延場(chǎng)區(qū)接受P型的溝道阻止注入,而N阱場(chǎng)區(qū)接受N型溝道阻止注入。因此溝道阻止形成需要兩步連續(xù)的離子注入。為制造溝道阻止已開(kāi)發(fā)出幾種不同的技術(shù)。這里提供的方法包含使用大面積硼注入,接著進(jìn)行一定圖形的磷注入。硼注入使用光刻LOCOS氮化硅時(shí)留下的光刻膠。該掩模暴露出了要淀積溝道阻止的場(chǎng)區(qū),因此所有這些區(qū)域受到大面積硼注入(圖2-4A。這步在外延區(qū)域設(shè)置了厚場(chǎng)閾值。(A————————J…一鼉■■L—。.二工咄.延\肼/P型襯晨(B圖2-4(A大面積硼溝道阻止注入后晶圓和(B選擇性磷溝道阻止注入后晶圓硼注入后立即在晶圓上再次涂光刻膠。因?yàn)闇系雷柚棺⑷氩粫?huì)影響其下的溝槽區(qū),先前的光刻膠可以仍可保留在原地。使用溝道阻止掩模版光刻再次涂膠的晶圓,只露出N阱場(chǎng)區(qū)。隨后的磷注入對(duì)前面的大面積硼注入反向摻雜,把NMOS的厚場(chǎng)區(qū)閾值提高到最大工作電壓以上(圖2.4B。磷注入后,剝除晶圓上所有光刻膠為L(zhǎng)OCOS氧化做準(zhǔn)備。(6LOCOS工藝和虛擬柵氧化為提高LOCOS速率常使用蒸汽;或者爐壓可以升至5.10倍大氣壓。LOCOS氧化后,選用合適的刻蝕劑去除剩余的氮化阻擋掩模。圖2.5顯示了所得晶圓剖面圖。在溝槽區(qū)邊緣的曲線過(guò)渡區(qū),稱為“鳥(niǎo)嘴”,是由氮化物邊緣下的氧化劑擴(kuò)散形成的。Kooi效應(yīng)引起在溝槽區(qū)邊緣周?chē)木彌_氧化層下形成氮化物淀積。這些淀積物可能引起柵氧化層完整性的失效,但是可以通過(guò)虛擬柵氧化來(lái)消除。簡(jiǎn)短地刻蝕剝除薄的緩沖氧化層而不會(huì)對(duì)厚場(chǎng)氧化層產(chǎn)生實(shí)質(zhì)性地腐蝕。接下來(lái),短暫的干氧氧化在溝槽區(qū)生長(zhǎng)一薄層稱為虛擬柵氧化層(或犧牲柵氧化層的氧化物。任何保留的淀積氮化物將逐漸被氧化。如果虛擬柵氧化持續(xù)足夠長(zhǎng)的時(shí)間,所有的氮化物都將被消耗。圖2.5LOCOS氧化和去除氮化物后的晶圓(7閾值調(diào)整晶圓涂上光刻膠后,使用所調(diào)整掩模版在將形成MOS晶體管的區(qū)域開(kāi)出窗口。硼所調(diào)整注入將穿透虛擬柵氧化層摻雜下層的硅。所調(diào)整注入后,剝除虛擬柵氧化層并露出溝槽區(qū)的硅表面。真正的柵氧化層采用干氧法減小由于表面態(tài)和固定氧化層電荷引起的過(guò)量電荷。因?yàn)闁叛趸瘜訕O薄,氧化過(guò)程必須非常短圖2-6Vt調(diào)整注入后的晶圓暫。10VMOS晶體管一般要求300A(0.039in的柵氧化層,而3V的晶體管的柵氧化層則可能小于100A(0.019m。柵氧化層將形成MOS晶體管的介質(zhì),它還會(huì)覆蓋稍后進(jìn)行源漏注入的區(qū)域。(8多晶硅淀積和光刻現(xiàn)在必須使用多晶硅掩模光刻淀積多晶硅層(圖2.7?，F(xiàn)代亞微米工藝可以制造出柵長(zhǎng)小于0.59m的多晶硅柵,柵長(zhǎng)的任何變化直接影響所得晶體管跨導(dǎo)。因此,對(duì)多晶硅的光刻和刻蝕成為CMOS工藝中最關(guān)鍵的光刻步驟。這里討論的簡(jiǎn)單工藝形成的最小溝道長(zhǎng)度約為29m,因此不要求與亞微米工藝同樣高的精度,但是對(duì)多晶硅柵的光刻仍然是最具挑戰(zhàn)的光刻步驟。圖2—7多晶硅淀積和光刻后的晶圓(簡(jiǎn)化起見(jiàn),溝道阻止注入和閾值電壓調(diào)整注入沒(méi)有出現(xiàn)在本圖和隨后的剖面圖中(9源/漏注入現(xiàn)在完成的多晶硅柵可作為NMOS和PMOS管源/漏自對(duì)準(zhǔn)注入的掩模版。注入可按任意的順序進(jìn)行。在圖示的工藝中,先進(jìn)行N型的源/漏注入(NSD,然后進(jìn)行P型源/漏注入(PSD。NSD注入首先對(duì)晶圓涂光刻膠,然后用NSD掩模版進(jìn)行光刻。通過(guò)暴露的柵氧化層注入砷,形成了淺的、重?fù)诫sN型區(qū)。多晶硅柵阻止了向柵下區(qū)域的直接注入,因此減小了柵/源和柵/漏交疊電容。一旦完成NSD注入,去掉晶圓表面殘留的光刻膠。PSD注入首先要再次涂光刻膠并用PSD掩模版光刻,通過(guò)暴露的柵氧化層注入硼,形成了淺的、重?fù)诫sP型區(qū)。與NSD注入相同,PSD注入也相對(duì)于多晶硅自對(duì)準(zhǔn),因此PMOS晶體管也有最小的交疊電容。PSD注入完成后,再次從晶圓表面去除光刻膠。短暫的退火激活了注入的雜質(zhì),并使源區(qū)和漏區(qū)上的氧化層略微加厚。這次退火是工藝中的最后一次高溫步驟,對(duì)應(yīng)于標(biāo)準(zhǔn)雙極工藝中的發(fā)射區(qū)推結(jié)。圖2.8顯示了源/漏退火后的晶圓剖面圖。啪.玨一~\\■~//P型外玨\冊(cè)}P型襯底圖2.8NSD和PSD注入并退火后晶圓,襯底接觸注入與源區(qū)注入相鄰以節(jié)省面積(10接觸-16-第二章CMOS模擬電路及工藝基礎(chǔ)盡管在源/漏退火過(guò)程存在進(jìn)一步氧化,但覆蓋溝槽區(qū)的氧化層仍然很薄,因而容易破損。大多數(shù)工藝在光刻接觸孔前先淀積多層氧化物(帆O,MLO可使溝槽區(qū)的氧化層加厚,同時(shí)覆蓋并使暴露的多晶硅結(jié)構(gòu)絕緣。金屬連線現(xiàn)在可以穿過(guò)溝槽區(qū)和多晶柵,而不存在氧化層破損的危險(xiǎn)。在晶圓上再次涂上光刻膠后,使用接觸掩模版光刻接觸孔區(qū)域。在重?fù)诫s的源區(qū)和漏區(qū)可以容易地形成歐姆接觸,但背柵區(qū)摻雜濃度過(guò)低而無(wú)法直接形成歐姆接觸。在背柵接觸附近增加NSD或PSD注入可以克服這個(gè)困難。多晶硅上開(kāi)孔形成了與柵電極的接觸。(11金屬化淺的NSD和PSD擴(kuò)散易受結(jié)尖峰效應(yīng)(junctionspiking的影響。大多數(shù)CMOS工藝采用接觸硅化和難熔阻擋金屬化相結(jié)合以確保對(duì)源/漏區(qū)可靠的接觸。接觸孔硅化后,在晶圓上先濺射一層難熔金屬薄膜,然后淀積較厚的摻銅鋁層。淀積金屬后的晶圓涂上光刻膠并采用金屬掩模版光刻。選用合適的刻蝕劑去除不需要的金屬,形成互連結(jié)構(gòu)。大多數(shù)工藝還包括第二層金屬。在這類工藝中,需要在第一層金屬上淀積另一層氧化層,使之與第二層金屬絕緣。第二次淀積的氧化層通常稱為夾層氧化物(ILO。某種形式的平面化處理可減小由于第一層金屬結(jié)構(gòu)產(chǎn)生的不平整,以確保足夠的第二層金屬臺(tái)階覆蓋?？涛g通過(guò)ILO的通孔與第二層金屬相連,該層金屬的淀積與光刻方法與第一層金屬相同。如果工藝還包含更多的金屬層,它們的形成方法與第二層金屬層相同。(12保護(hù)層現(xiàn)在在最后一層金屬上淀積保護(hù)層,既可提供機(jī)械保護(hù)還可阻止對(duì)管芯的玷污。保護(hù)膜必須能夠阻止可動(dòng)離子穿透,所以通常是厚的磷硅玻璃(PSG或壓縮氮化層,或由二者共同組成。涂上光刻膠后,使用保護(hù)層(PO掩模版光刻晶圓。選用合適的刻蝕劑去除所選擇金屬化區(qū)域上的保護(hù)層,使得焊線可以連接集成電路。這是最后的制造步驟,現(xiàn)在晶圓完成了。第三章CMOS全差分運(yùn)放的設(shè)計(jì)第三章CMOS全差分運(yùn)放的設(shè)計(jì)3.1低功耗的模擬IC設(shè)計(jì)技術(shù)簡(jiǎn)介CMOS的電路功耗主要由開(kāi)關(guān)功耗、靜態(tài)功耗和短路電流功耗三部分組成。在CMOS電路中,最主要的功耗來(lái)源于信號(hào)的開(kāi)關(guān)行為。對(duì)于一個(gè)節(jié)點(diǎn)i,當(dāng)信號(hào)從0到l或者從l到0變化時(shí),輸出節(jié)點(diǎn)電容e產(chǎn)生一個(gè)電壓變化AV(大部分節(jié)點(diǎn)電容的充放電電壓AV的變化范圍從Gnd到%,因此AV=%,由此引起的能耗為e△W么。在工作頻率為C,。下,設(shè)其信號(hào)變化的開(kāi)關(guān)活動(dòng)率為‰=(2宰/a。%L形/三-,那么對(duì)于有N個(gè)節(jié)點(diǎn)的電路,其開(kāi)關(guān)功耗為:p=厶?%?∑%C,AV,=厶屹2q(3—1t=l其中C,為等效負(fù)載電容。與開(kāi)關(guān)功耗相比,漏電流靜態(tài)功耗的影響相對(duì)較小,但隨著深亞微米CMOS工藝的發(fā)展,器件的閾值電壓越來(lái)越小,漏電流的影響則不容忽視,它限制了工作電壓的進(jìn)一步降低。由于開(kāi)關(guān)功耗占據(jù)了整個(gè)CMOS電路功耗的75%.80%,因此CMOS電路的功耗設(shè)計(jì)應(yīng)主要考慮開(kāi)關(guān)功耗,根據(jù)式(3.1可知,開(kāi)關(guān)功耗與電壓平方成正比關(guān)系,因此降低電壓是降低功耗的最有效手段,可以簡(jiǎn)單的估算。例如,其它條件都不變時(shí),電壓%由5V降低為3.3V,功耗將降低60%,電壓若降低到2V則功耗將降低80%以上。以上數(shù)據(jù)表明,降低電壓可以大幅度的降低功耗。然而,當(dāng)工作電壓降低時(shí),電路的延時(shí)也逐漸增大,從而限制了工作頻率的提高,電壓的降低還使電路的工作電流減少,驅(qū)動(dòng)能力下降,動(dòng)態(tài)范圍和噪聲容限也受到了限制,使得電路的性能急劇下降‘17】[1Sl[191。工作電壓的降低不是無(wú)限的,因?yàn)閪個(gè)恢復(fù)邏輯電路消耗的能量至少與改變它的一個(gè)開(kāi)關(guān)器件狀態(tài)所需的能量一樣多。最小工作電壓由一個(gè)基本電路的增益超過(guò)1的必要條件建立。第三章CMOS全差分運(yùn)放的設(shè)計(jì)tl,文獻(xiàn)[20】報(bào)道,利用CMOS倒相實(shí)驗(yàn)等到電源電壓的最小值:吃血。=3形劬(3—2在此假設(shè)N管和P管的閡值電壓相同,且有‰=‰=¨嘶,考慮到工藝、溫度以及MOSFET開(kāi)關(guān)比等因素,實(shí)際工作電壓可以降低到O.75~1.43V[211。低電壓工作下,IC性能的損失需要靠IC工藝的進(jìn)步和電路的設(shè)計(jì)來(lái)填補(bǔ),通過(guò)工藝的改進(jìn)來(lái)減少芯片和封裝電容,如采用SOI技術(shù),SOI技術(shù)能減少寄生電容和體效應(yīng),從而降低功耗,缺點(diǎn)是價(jià)格太昂貴。從改進(jìn)電路的設(shè)計(jì)角度提高低電壓IC的性能是目前最值得關(guān)注的發(fā)展動(dòng)向,其實(shí)現(xiàn)有多種方法,下面簡(jiǎn)要介紹一些國(guó)內(nèi)外的低電壓低功耗模擬IC的設(shè)計(jì)技術(shù)。(1弱反型區(qū)/亞閾值區(qū)電路【22】對(duì)模擬IC而言,MOS管工作在傳統(tǒng)的強(qiáng)反型區(qū)意味著消耗更多的功率,為了在最小功率與最小電路面積之間尋求最佳平衡點(diǎn),必須探索在非傳統(tǒng)工作區(qū)工作的可能性。當(dāng)柵源電壓大于閾值電壓時(shí),MOSFET工作在強(qiáng)反型區(qū),當(dāng)柵源電壓小于等于閾值電壓時(shí),器件工作在弱反型區(qū),此時(shí)也稱為亞閾值區(qū)。亞閡值電路具有很多的優(yōu)點(diǎn),工作在弱反型區(qū)的MOS管的漏源電壓可以降低到約100mV數(shù)量級(jí),使得在低電源電壓下也可能獲得足夠大的電壓擺幅(即使在采用cascode結(jié)構(gòu)的情況下。因此,它特別適合在低電壓條件下工作,相應(yīng)的功耗也非常小,可以應(yīng)用于以電池做電源、植入人體的生物醫(yī)學(xué)裝置等要求低電壓、低功耗的場(chǎng)合。但是在弱反型區(qū)工作的器件,其頻率響應(yīng)特性較差,帶寬較小;其次,由于此時(shí)的漏、源結(jié)以及隔離環(huán)與襯底之間的漏電流與處于亞閾值工作狀態(tài)的漏極電流相比較,已經(jīng)不能忽視,影響了在一定功耗下的增益;再次就是當(dāng)‰過(guò)小時(shí),電路的線性度較差;此外,由于在亞閾值工作狀態(tài)下電路的平均電流比較小,不能應(yīng)用于功率較大的電路。對(duì)于實(shí)際的CMOS電路,MOS器件在強(qiáng)和弱反型的兩種情況下均難以獲得頻率響應(yīng)、功率和芯片面積的最佳折中方案,因此,有人提出了可以用于多工作區(qū)域的單方程式晶體模型,以求在最低成本下獲得最佳的工作性能t221。(2組合晶體管技術(shù)123】隨著對(duì)功耗要求的加強(qiáng),器件的工藝尺寸越來(lái)越小。但是,一般數(shù)字電路能做到比較好的等比縮放,但模擬電路器件尺寸不能做得更小,這主要是受到“溝道長(zhǎng)度調(diào)制效應(yīng)”的影響。當(dāng)溝道長(zhǎng)度變到一定小后,晶體管的特性受到很大影響【231。為了解決“溝道長(zhǎng)度調(diào)制效應(yīng)”對(duì)器件的影響,可以采用組合晶體管技術(shù)。組合晶體管技術(shù)就是將多個(gè)晶體管進(jìn)行串聯(lián)和并聯(lián)。組合晶體管技術(shù)的基礎(chǔ)是可調(diào)共射.共基電流源,包括一個(gè)共射.共基結(jié)構(gòu)和一系列的反饋環(huán),可以增加小信號(hào)輸出阻抗,同時(shí),減小輸出電流源的電壓降。組合晶體管的溝道調(diào)制效應(yīng)比普通晶體管要小許多。組合晶體管技術(shù)其實(shí)是用面積換取性能的一種技術(shù)。用組合晶體管來(lái)構(gòu)成電流源電路,可以降低由溝道長(zhǎng)度調(diào)制效應(yīng)引起的電流偏移。(3SOI技術(shù)SOI材料的結(jié)構(gòu)包括最上面的頂層硅、下面的硅襯底和中間的Si02絕緣隔離層。項(xiàng)層硅的厚度一般只有幾百納米,器件就做在此處。SOlMOS器件與一般體硅MOS器件相比,在低功耗設(shè)計(jì)方面有以下三大優(yōu)點(diǎn)【24j:1SOI的漏源結(jié)面積很小,因此電容也小,而且最大的電容——柵與Si02埋層的電容,也比一般體硅MOS柵與襯底之間的電容小得多,減少電容就減少了功耗;2SOI器件中的Si02埋層擁有很高的電阻,基本上消除了襯底漏電流,減小了器件的功耗;3利用SOI器件,在電路中就可以采用比體硅器件低一些的開(kāi)啟電壓VTH,而不會(huì)增加漏電流,于是也降低了供電電壓。SOI技術(shù)與傳統(tǒng)體硅工藝相比,電路功耗節(jié)省25%左右,特別適合于低壓低功耗電路。SOlMOS器件可分為部分耗盡及全耗盡兩種。部分耗盡器件硅膜較厚,硅膜表面部分耗盡,溝道下面存在完整的中性體區(qū);全耗盡器件硅膜較薄,硅膜全部耗盡,溝道下面不存在完整的中性體區(qū)。部分耗盡器件的中性體區(qū)對(duì)MOS器件漏輸出特性產(chǎn)生影響,通常稱為浮體效應(yīng)。最顯著的浮體效應(yīng)是漏電流曲線扭曲:隨著器件溝道長(zhǎng)度變短,漏電壓降低,器件跨導(dǎo)變壞,線性度變差,最終導(dǎo)致模擬IC特性不良。全耗盡器件的工藝更加先進(jìn),其耗盡層穿透硅膜,不存在明顯的浮體效應(yīng),因而適用于制作模擬IC。但是其生產(chǎn)工藝控制困難,成本較高,器件耐壓較低、ESD容限較低,目前仍然不能普遍使用【25】。OKI公司生產(chǎn)的太陽(yáng)能電池供電的電子手表模塊采用該工藝,能大幅降低功耗【261。3.2運(yùn)算放大器的基本結(jié)構(gòu)及特點(diǎn)圖3.1運(yùn)算放大器的基本結(jié)構(gòu)運(yùn)算放大器的基本結(jié)構(gòu)(如圖3.1包括輸入級(jí)、中間放大級(jí)、反饋補(bǔ)償電路、偏置電路和輸出級(jí)組成。輸入級(jí)功能是提供信號(hào)輸入通道,采用的是差分放大電路,可以提供差分信號(hào)輸入能力,既可以實(shí)現(xiàn)交流放大,也可以實(shí)現(xiàn)直流信號(hào)放大功能。一般要求輸入電阻高,差模放大倍數(shù)大,抑制共模信號(hào)的能力強(qiáng),靜態(tài)電流小,輸入級(jí)的好壞直接影響運(yùn)放的輸入電阻、共模抑制比等參數(shù)。中間放大與補(bǔ)償電路一般由多級(jí)放大電路組成,作用是提高運(yùn)算放大器的電壓增益能力,使其接近理想特性(該級(jí)的放大倍數(shù)可達(dá)數(shù)千乃數(shù)萬(wàn)倍。同時(shí),為了保證放大器具有良好的線性特性,還在中間放大電路中設(shè)置了一些線性、溫度、電源抑制等補(bǔ)償電路。偏置電路向各級(jí)提供靜態(tài)工作點(diǎn),一般采用電流源電路組成。輸出級(jí)具有輸出電壓線性范圍寬、輸出電阻小的特點(diǎn),常用互補(bǔ)對(duì)稱輸出電路,功能是提供運(yùn)算放大器的負(fù)載驅(qū)動(dòng)能力。同時(shí),在輸出端也提供相應(yīng)的輸出短路保護(hù)電路。3.3CMOS全差分運(yùn)算放大器的設(shè)計(jì)運(yùn)算放大器(以下簡(jiǎn)稱運(yùn)放是模擬集成電路的最基本單元之一。與普通的單端輸出運(yùn)放相比,全差分運(yùn)放有以下幾個(gè)優(yōu)點(diǎn):更低的噪聲;較大的輸出電壓擺幅:能較好抑制共模噪聲;較好地抑制諧波失真的偶數(shù)階項(xiàng)等。所以高性能的運(yùn)放多采用全差分形式。在日益增長(zhǎng)的數(shù)據(jù)轉(zhuǎn)換率要求的背景下,高增益和高單位增益帶寬運(yùn)放作為全集成有源濾波器的基本單元,提高增益和單位增益帶寬以滿足系統(tǒng)精度和快速建立的需要就成為運(yùn)放設(shè)計(jì)的關(guān)鍵所在。單位增益帶寬和轉(zhuǎn)換速率是模擬電路兩個(gè)最重要的性能指標(biāo),然而,對(duì)電路這兩方面的優(yōu)化會(huì)導(dǎo)致相互矛盾的結(jié)果,所以同時(shí)滿足這兩方面的要求是困難的。相比之下,折疊共源共柵(folded---cascode技術(shù)可以較成功地解決這一難題,這種結(jié)構(gòu)的運(yùn)放具有較高的開(kāi)環(huán)增益及單位增益帶寬。全差分運(yùn)放需要共模反饋(CMFB電路來(lái)穩(wěn)定其共模輸出電壓,CMFB電路主要有兩種設(shè)計(jì)方法:連續(xù)時(shí)間法和開(kāi)關(guān)電容(SC法。后者的優(yōu)越性在于他能支持更大的信號(hào)擺幅、穩(wěn)定性好、對(duì)運(yùn)放頻率特性影響小、不消耗額外功率等,但它僅用于開(kāi)關(guān)電容電路,因?yàn)樵谶B續(xù)時(shí)間的系統(tǒng)中它會(huì)引入時(shí)鐘饋通產(chǎn)生的毛刺而不能正常工作。本文設(shè)計(jì)的全集成有源濾波器是時(shí)間連續(xù)系統(tǒng)所以CMFB電路采用了連續(xù)時(shí)間法。本文結(jié)合了folde—-cascode結(jié)構(gòu)以及CMFB電路的優(yōu)點(diǎn),設(shè)計(jì)并實(shí)現(xiàn)了一種高單位增益帶寬的全差分運(yùn)放。(1決定合適的結(jié)構(gòu)經(jīng)過(guò)仔細(xì)研究技術(shù)指標(biāo)后,確定所需要的結(jié)構(gòu)類型。比如,如果要求非常小的噪聲和失調(diào),那么這個(gè)結(jié)構(gòu)必須在輸入級(jí)提高增益。如果需要低功耗,那么甲乙類輸出級(jí)也是必要的。這又決定了必須使用的輸入級(jí)類型。本文設(shè)計(jì)的一級(jí)運(yùn)放一般多采用套筒式或折疊式共源共柵式結(jié)構(gòu)能獲得較高的速度。很多情況下,必須構(gòu)造一定的結(jié)構(gòu)以滿足特定的應(yīng)用。(2確定滿足指標(biāo)所需要的補(bǔ)償類型有許多方法可以對(duì)運(yùn)算放大器做出補(bǔ)償。某些獨(dú)特的方式適用于某些結(jié)構(gòu)或指標(biāo)。例如,必須驅(qū)動(dòng)非常大的容性負(fù)載的運(yùn)算放大器應(yīng)該在輸出端進(jìn)行補(bǔ)償。如果是這樣,就要求確定所需輸入和輸出級(jí)的類型。在設(shè)計(jì)過(guò)程的第一步和第二步之間,反復(fù)是必然的。(3設(shè)計(jì)管子尺寸以滿足直流、交流和瞬態(tài)特性根據(jù)近似公式從手工計(jì)算開(kāi)始,補(bǔ)償元器件的尺寸也在這一過(guò)程中確定,每個(gè)器件的尺寸手工計(jì)算后,用仿真工具進(jìn)行電路優(yōu)化設(shè)計(jì)。在設(shè)計(jì)過(guò)程中可能會(huì)發(fā)現(xiàn),用選定的結(jié)構(gòu)達(dá)到某些指標(biāo)是很困難的,甚至是不可能的。此時(shí)設(shè)計(jì)者必須改進(jìn)結(jié)構(gòu)或查找資料以尋求能夠達(dá)到要求的方法。查找資料替代了重新建立一個(gè)新的結(jié)構(gòu)。對(duì)非常關(guān)鍵的設(shè)計(jì),手工計(jì)算可以在整個(gè)任務(wù)的20%的時(shí)間內(nèi)完成大約80%的工作,剩下的工作需要80%的時(shí)間。有時(shí)手工計(jì)算會(huì)因近似計(jì)算而受誤導(dǎo)。盡管如此,這個(gè)步驟確實(shí)必需的。它可以使設(shè)計(jì)者對(duì)設(shè)計(jì)參數(shù)變化的靈敏性有一個(gè)感性的認(rèn)識(shí)。除此之外,沒(méi)有其他方法可以使設(shè)計(jì)者了解各種設(shè)計(jì)參數(shù)是如何影響性能的,計(jì)算機(jī)模擬的反復(fù)在這方面給設(shè)計(jì)者的感覺(jué)并不明顯。一般來(lái)說(shuō),利用計(jì)算機(jī)資源并不是明智的選擇pJ?？傮w來(lái)說(shuō),設(shè)計(jì)過(guò)程有兩個(gè)主要步驟。第一是設(shè)計(jì)的概念,第二是設(shè)計(jì)的優(yōu)化。設(shè)計(jì)的概念由提出滿足給定指標(biāo)要求的結(jié)構(gòu)來(lái)完成。通常,這一步用手工計(jì)算完成,這是為維持觀察法的要求必須做的選擇。第二步是為了進(jìn)行初步設(shè)計(jì)、驗(yàn)證并優(yōu)化。一般通過(guò)計(jì)算機(jī)模擬進(jìn)行,還可以包含其他諸如環(huán)境或工藝變化的影響。設(shè)計(jì)一個(gè)全差分運(yùn)算放大器首先要根據(jù)其用途選取一種合適的電路結(jié)構(gòu)。對(duì)于高速的運(yùn)算放大器,希望其在低的電源電壓下有盡可能高的單位增益帶寬還要考慮開(kāi)環(huán)增益、建立時(shí)間、輸入共模范圍、輸出擺幅、共模抑制比、電源抑制比、功耗等方面性能的限制。常見(jiàn)的CMOS全差分運(yùn)算放大器主要結(jié)構(gòu)利27】:基本兩級(jí)結(jié)構(gòu)、套筒式共源共柵結(jié)構(gòu)和折疊式共源共柵結(jié)構(gòu)等。就簡(jiǎn)單的兩級(jí)運(yùn)放結(jié)構(gòu)而言,其差分輸出擺幅為2‰一4圪。刪,其中‰是電源電壓,吃刪是晶體管工作在飽和區(qū)的最小吃。顯然它的輸出擺幅在各種全差分運(yùn)放結(jié)構(gòu)中最大。該結(jié)構(gòu)的缺點(diǎn)是頻率特性差(帶寬小、速度受限、功耗大、電源抑制比和共模抑制比差。套筒式共源共柵全差分運(yùn)放的優(yōu)點(diǎn)是:頻率特性好,因?yàn)樗拇渭?jí)點(diǎn)值為g?！藽…C¨為為M3或M4源極節(jié)點(diǎn)寄生電容,其值遠(yuǎn)遠(yuǎn)小于兩級(jí)運(yùn)放的C,,故套筒式共源共柵結(jié)構(gòu)的次主極點(diǎn)要遠(yuǎn)遠(yuǎn)大于簡(jiǎn)單兩級(jí)運(yùn)放的次主極點(diǎn),從而帶寬更寬、速度更快,在所有結(jié)構(gòu)中功耗最低,因?yàn)檫@種結(jié)構(gòu)只有兩條電流支路。缺點(diǎn):共模輸入范圍及輸出擺幅太小不適于低壓工作。而折疊式共源共柵全差分運(yùn)放的優(yōu)點(diǎn)【28】【29】主要有:頻率特性和套筒.級(jí)聯(lián)結(jié)構(gòu)相近,因?yàn)槠浯螛O點(diǎn)值為g。。/C∥Cu為MIO或Mll漏極節(jié)點(diǎn)的寄生電容;共模輸入范圍及輸出擺幅均遠(yuǎn)大于套筒.級(jí)聯(lián)結(jié)構(gòu)的對(duì)應(yīng)值,其中輸出擺幅為2‰一8%馴-4V,.州。,它的共模輸入電壓的范圍為巧+吃。刪<¨。。<‰。缺點(diǎn):有4條電流支路功耗大于套筒.級(jí)聯(lián)結(jié)構(gòu)。從應(yīng)用角度考慮所設(shè)計(jì)的運(yùn)放要求有盡可能寬的單位帶寬增益。以上分析表明,折疊式共源共柵運(yùn)放與套筒式共源共柵運(yùn)放結(jié)構(gòu)均具較高的速度和較高的單位帶寬增益,但是折疊式共源共柵運(yùn)放與套筒式共源共柵運(yùn)放結(jié)構(gòu)相比,輸出擺幅較大些。這個(gè)優(yōu)點(diǎn)是以較大的功耗、較低的電壓增益、較低的極點(diǎn)頻率以及較-23-第三章CMOS全差分運(yùn)放的設(shè)計(jì)高的噪聲為代價(jià)得到的。盡管如此,折疊式共源共柵運(yùn)放比套筒式共源共運(yùn)放結(jié)構(gòu)得到更加廣泛的應(yīng)用。因?yàn)槠漭敵龊洼斎肟梢远探?而且輸入共模電平更容易選取,所以折疊式共源共柵運(yùn)放結(jié)構(gòu)更符合我們的設(shè)計(jì)要求。運(yùn)放中常用共源共柵結(jié)構(gòu)來(lái)提高增益,共源共柵結(jié)構(gòu)的一個(gè)顯著特點(diǎn)就是輸出電阻很高,這個(gè)特點(diǎn)非常符合全集成有源濾波器的設(shè)計(jì)要求。共源共柵結(jié)構(gòu)的另一個(gè)顯著特點(diǎn)就是它輸出端的Miller電容效應(yīng)小,有助于運(yùn)放的頻率特性的改善。對(duì)于一般運(yùn)放,如果其負(fù)載為容性時(shí),LC太大或閉環(huán)增益接近于1時(shí),Miller補(bǔ)償可能失效,引起運(yùn)放工作的不穩(wěn)定。而由于共源共柵運(yùn)放的高輸出阻抗,在輸出端并聯(lián)一個(gè)電容可以得到最佳的補(bǔ)償,這種補(bǔ)償叫自補(bǔ)償,因?yàn)殡S著輸出電容的增大,主極點(diǎn)降低,維持一個(gè)穩(wěn)定的相位裕量。例如,一個(gè)100pF的電容接在輸出上,主極點(diǎn)從1.2KHz(GB=10MHz減少到63Hz(GB=0.53Mnz。另外,共源共柵結(jié)構(gòu)的放大器對(duì)電路的電源抑鉑JLI',(PSRR的特性改善也有很大的作用【圳。下面來(lái)簡(jiǎn)要的介紹下簡(jiǎn)單的共源共柵放大器,然后再介紹采用共源共柵結(jié)構(gòu)的運(yùn)算放大器:折疊式共源共柵運(yùn)放,并對(duì)這種運(yùn)放進(jìn)行分析。共源級(jí)和共柵級(jí)的級(jí)聯(lián)叫作共源共柵(cascode結(jié)構(gòu)。術(shù)語(yǔ)共源共柵(cascode是級(jí)聯(lián)三級(jí)管(cascadedtriodes的縮寫(xiě)。共源共柵結(jié)構(gòu)如圖3.2所示,M1為輸入器件,M2為共源共柵器件。M1產(chǎn)生與輸入電壓Vin成正比的小信號(hào)漏電流,M2僅僅使電流經(jīng)lb。圖3.2中,流經(jīng)M1和M2的電流相等。rout圖3.2簡(jiǎn)單的共源共柵放大器現(xiàn)在來(lái)分析圖3.2共源共柵結(jié)構(gòu)的偏置條件。為了保證M1工作在飽和區(qū),必須滿足%2圪一‰,。假如M1和M2都處于飽和區(qū),則%主要由K決定:比=圪一‰:。因此,圪一‰:≥圪一‰。。為了保證M2飽和,必須滿足‰≥¨。一‰,+‰:一‰:,如果K的取值使M1處于飽和區(qū)邊緣,則圪?！?一‰。+‰:一‰:。從而保證Ml和M2工作在飽和區(qū)的最小輸出電平等于M1和M2的過(guò)驅(qū)動(dòng)電壓。也就是說(shuō),電路中M2管電壓的增加會(huì)使電路的輸出擺幅減小,減小的量至少為M2的過(guò)驅(qū)動(dòng)電壓。我們也說(shuō)成M2“層疊”在M1上?，F(xiàn)在來(lái)考慮共源共柵級(jí)的小信號(hào)特性,圖3.3是共源共柵的小信號(hào)等效電路,假設(shè)兩個(gè)晶體管都工作在飽和區(qū)。如果A=0,因?yàn)檩斎肫骷a(chǎn)生的漏電流必定流過(guò)共源共柵器件,所以電壓增益與共源級(jí)的電壓增益相同,這個(gè)結(jié)果與M2的跨導(dǎo)及體效應(yīng)無(wú)關(guān)。V:=圖3.3共源共柵結(jié)構(gòu)的小信號(hào)等效電路共源共柵結(jié)構(gòu)一個(gè)重要的特性就是輸出阻抗很高。下面來(lái)計(jì)算其輸出阻抗,如圖3-4所示。F忙1止I"為了計(jì)算輸出電阻Km,電路可以看成帶負(fù)反饋電阻rol的共源級(jí),因此由負(fù)反饋共源級(jí)的輸出電阻公式:k,=[1+(‰+‰。名]愿+to(3-3(具體推導(dǎo)從略,可得屯,篁[1+(‰:+‰乞:]屹。+ro:(3-4假設(shè)‰乞》1,可以得到8。,=(‰2+g柚%2匕。(3-5也是說(shuō),M2將M1的輸出阻抗提高至原來(lái)的(g。:+‰。匕:倍。有時(shí),共源共柵可以擴(kuò)展為三個(gè)或更多器件的層疊以獲得更高的輸出阻抗,但是所需要的額外的電壓余度使這樣的結(jié)構(gòu)缺少吸引力。圖3-5為帶電流源負(fù)載的共源共柵結(jié)構(gòu):Vo”Vb圖3.5帶電流源負(fù)載的共源共柵結(jié)構(gòu)下面介紹一個(gè)很重要的輔助定理:在線性電路中,電壓增益等于一G。以一其中G。表示輸出與地短接時(shí)的跨導(dǎo);凡。表示當(dāng)輸入電壓為零時(shí)電路的輸出電阻。因?yàn)镚卅通常是由晶體管的跨導(dǎo)決定,因此要在G。與偏置電流、器件電容之間進(jìn)行折衷。所以,最好是通過(guò)滅。,最大化來(lái)增加電壓增益。因此,由于共源共柵的高阻抗,共源共柵結(jié)構(gòu)常被用于運(yùn)放中來(lái)提高增型13】。下面來(lái)計(jì)算圖3.5電路的電壓增益。因?yàn)镸1產(chǎn)生的小信號(hào)電流中的一部分被電阻&。分流到地,電路中實(shí)際的G。要略微小于g。。,如圖3-6所示:第三章CMOS全差分運(yùn)放的設(shè)計(jì)、『bVin圖3-6帶電流源負(fù)載的共源共柵結(jié)構(gòu)的電壓增益的計(jì)算分析圖3-6可得:L=gm。圪———等—一乞l+—gin2L+g,,162k因此整體的跨導(dǎo)為:一g。I%ll_2(g腳2+島62+1l‰2——■三—二——弋——_rolr02【gm2+g卅b2J+ro,+匕2由公式(3.4可知:如,=[1+(‰:+‰圪:]乞。+%:由輔助定理,電壓增益為:14l=Q如,將式(3.7和(3.8帶入(3.9中可得:(3.6(3.7(3.8(3.9‰一(‰s+‰s+l‰,I+I‰,1(3.10如果假設(shè)G卅≈‰,,那么4I≈‰。{[1+(‰+g柚匕:]名。+屹:(3一l1共源共柵結(jié)構(gòu)不一定起放大器的作用。這種結(jié)構(gòu)的另一種普遍應(yīng)用是構(gòu)成恒定電流源【13】,高的輸出阻抗提供一個(gè)接近理想的電流源。如圖3.7所示:第三章CMOS全差分運(yùn)放的設(shè)計(jì)vb3叫V叫Ⅶ1叫vin叫:圖3.7PMOS共源共柵結(jié)構(gòu)組成的電流源負(fù)載套筒式共源共柵運(yùn)放的缺點(diǎn)是較小的輸出擺幅和很難使輸入與輸出短路,為了減小這些不利因素可以采用一種“折疊式共源共柵”運(yùn)放。這種折疊結(jié)構(gòu)的主要優(yōu)點(diǎn)在于對(duì)電壓電平的選擇,因?yàn)樗谳斎牍苌隙瞬⒉弧皩盈B”(stack一個(gè)共源共柵管。圖3.8是本文采用的以共源共柵PMOS為負(fù)載的折疊共源共柵運(yùn)放。輸入端采用PMOS管差分對(duì)輸入,采用NMOS管作為輸入差分對(duì)的負(fù)載。由于PMOS管的載流子遷移率較小,跨導(dǎo)較小,因此與用NMOS管作為輸入管時(shí)相比,整個(gè)電路的直流增益降低了。但是,折疊點(diǎn)(M7或M8漏極上的極點(diǎn)頻率更高,因?yàn)檎郫B點(diǎn)處的極點(diǎn)由1/(g。,+‰,與這個(gè)結(jié)點(diǎn)的總電容之積決定,NMOS管的跨導(dǎo)較大,該結(jié)點(diǎn)處的極點(diǎn)更高,因此頻率性能更好。此外由于PMOS管的噪聲要小于NMOS管的噪聲,所以這種結(jié)構(gòu)的噪聲性能也要好于NMOS管輸入的結(jié)構(gòu),用PMOS管作為輸入管還有一個(gè)優(yōu)點(diǎn)是輸入電壓下降到零時(shí)電路也能工作,這對(duì)于實(shí)際應(yīng)用是很重要的。下面對(duì)圖3.8所示的折疊共源共柵運(yùn)放進(jìn)行具體分析。第三章CMOS全差分運(yùn)放的設(shè)計(jì)——1廣———1—————一||—斡—s.利}”n茹}一叫i;一.-—豫。,。耬。一-=》…+;:二圖3-8PMOS為負(fù)載的折疊式共振共柵運(yùn)放結(jié)構(gòu)共源共柵的設(shè)計(jì)思路是將輸八電壓轉(zhuǎn)換為電流,然后將它作為共源共柵級(jí)的輸入,共源共柵級(jí)的電流的變化在轉(zhuǎn)化為輸出電壓的變化。其結(jié)構(gòu)為:PMIO和PMIl是差分輸入驅(qū)動(dòng)對(duì)管,M3為輸入差分對(duì)的恒流源,M6、M7形成折疊共源共柵晶體管,M4、M5為電流源,通過(guò)控制M4、M5的柵極電壓取得共模反饋,M￥~M11構(gòu)成共源共柵晶體管的電流源負(fù)載。為了使放大器穩(wěn)定地偏置在所期望的條件下,需要對(duì)偏置電路進(jìn)行優(yōu)化設(shè)計(jì),下一節(jié)將介紹提供靜態(tài)工作的偏置電路。I運(yùn)放的大信號(hào)分析從圖3-￥可咀看出,輸出擺幅的低端為p高,+‰,,高端為P矗一l‰,1_lp‰,l,因此運(yùn)放每一邊的兩峰值之間的擺幅等于‰一(K拼+‰;+1‰,H‰,I。同前面介紹的套筒式共源共柵的輸出擺幅相比,增大了一個(gè)尾電流源的過(guò)驅(qū)動(dòng)電壓。M4、M5流過(guò)大的電流,如果它們對(duì)M6、M7源端的電容貢獻(xiàn)要減至最小,則要求有較高的過(guò)驅(qū)動(dòng)電壓。折疊結(jié)構(gòu)通常需要消耗更大的功耗,這是因?yàn)檩斎雽?duì)管要求加額外偏置電流。2運(yùn)放的小信號(hào)分析因?yàn)殡娐返膶?duì)稱性,所以可以將“半邊電路”概念應(yīng)用于圖3.8電路,得到折疊式共源共柵的半邊電路,如圖3-9所示。爹第三章CMOS全差分運(yùn)放的設(shè)計(jì)=圖3-9折疊共源共柵的半邊電路由上面的輔助定理我們知道電壓增益:14I=甌‰因此我們只要分別求出甌和‰,即可得運(yùn)放的小信號(hào)電壓增益。首先我們來(lái)求甌。將輸出對(duì)地短路,得到的電路圖如圖3.10所示::圖3.10輸出對(duì)地短路的等效電路(3.12分析圖3.10可以知道,輸出短路電流大約等于Ml的漏電流,因?yàn)閺腗3的源端往里看,所看到的阻抗遠(yuǎn)低于名。憶,,即:(g。,+g。。,~II,o?！镀?。lI乞,因此n‰≈‰1再來(lái)計(jì)算如。我們畫(huà)出輸出開(kāi)路的等效電路,如圖3.II所示。.30-(3-13第三章CMOS全差分運(yùn)放的設(shè)計(jì)=圖3.11輸出開(kāi)路的等效電路把輸出電阻分成兩部分,節(jié)點(diǎn)A上面的部分的輸出電阻為Ro,兒,,節(jié)點(diǎn)A下面的部分的輸出電阻為屯fl,,。則總電阻屯,為電阻如f7.。和‰。,,的并聯(lián)。先來(lái)計(jì)算如n,。M7和M9構(gòu)成共源共柵結(jié)構(gòu),根據(jù)共源共柵輸出電阻的公式可以求得M7和M9構(gòu)成的共源共柵結(jié)構(gòu)的輸出電阻如仡,,即:‰7,9≈(‰7+g。67roTr.9.(3-14節(jié)點(diǎn)A下面的一部分可以看成帶負(fù)反饋電阻名。憶,的共源級(jí)。由帶負(fù)反饋的共源級(jí)的輸出電阻的公式,并假設(shè)‰乞》1,可得:R剛?！?=(‰;+g袖,乞,(乞。Ik,(3—15所以n-7得總電阻:如,≈[(‰,+‰M,]lI[(‰,+‰。%,(圪。㈦](3-16假設(shè)CLl、CL2、CL3分別為M7、MIO、M5漏極節(jié)點(diǎn)處的總電容,則主極點(diǎn)的頻率為:只:一—j一(3.171屯,Q。非主極點(diǎn)的頻率為罡一等,p3=igm9(3-…式中CL,主要取決于c0,。既然有一個(gè)零點(diǎn)大約等于一島,/q:,那么P3的作用被抵消。單位增益帶寬:g卅。=cooQ擺率:k=2SR?cL相位裕度:‰7=woCLltan(PM功耗:‰=(2屯辯+k‰這些理論關(guān)系式提供了一種直接手段來(lái)估算CMOS運(yùn)放的參數(shù),而設(shè)計(jì)的最終目標(biāo)是根據(jù)性能需要直接取得運(yùn)放的寬長(zhǎng)比,通過(guò)以下關(guān)系式可求得矽/￡:則gm2形g。2一==—————-—?一LK,I鼯折疊共源共柵全差分運(yùn)放的設(shè)計(jì)首先從電路性能參數(shù)要求出發(fā),大致可以歸納為以下幾點(diǎn):(1根據(jù)要求的最大電壓輸出擺幅對(duì)輸出級(jí)進(jìn)行過(guò)驅(qū)動(dòng)電壓分配,如果適當(dāng)選取Vbiasp,Vcascp和Vcascn,則擺幅的低端為K捌5+%聊7,高端為‰一(1%刪,l+l%晰。.I。因此,運(yùn)放每一邊的兩峰值之間的擺幅等于‰一(%晰,+%肼,+I%刪,|+lK,聊。。I。例如,設(shè)輸出擺幅為2.5V,則輸出級(jí)每條支路的輸出必須能擺動(dòng)1.25V而又不使M6~M9進(jìn)入線性區(qū)。因此,對(duì)于2.5V的電源電壓,%肼,+%晰,+I%晰。I+|%晰。。l=1.25V,由于M4、M5流過(guò)大的電流,我們選擇%蹦,=O.4V,又因?yàn)镸8~Mll的遷移率較低,給他們分配約0.3V的過(guò)驅(qū)動(dòng)電壓,剩下約0.25V分配給M6,M7。(2根據(jù)功耗的性能參數(shù),對(duì)電路支路進(jìn)行電流分配,偏置電流,。,、,n。及,n,應(yīng)合理分配而使cascade電流鏡的直流電流不會(huì)出現(xiàn)為零的情況,為了達(dá)到這一點(diǎn)JD。及,D;的值一般為,D。的l"-2倍之間。(3確定晶體管的偏置電流和過(guò)驅(qū)動(dòng)電壓均后,由公式(3.21很容易計(jì)算出晶體管的寬長(zhǎng)比。L=圭∥c矗譬(‰一‰2.32一(3.21(4根據(jù)所需的增益帶寬,可確定M1、M2的寬長(zhǎng)比,即:墮:墮:直:絲厶厶鮮L,群L,M3的尺寸由最大的輸入共模電平(即I‰。l+I%蹦,I確定,(3.22(3.23設(shè)計(jì)的最終目的是確定元件的尺寸,而以上公式計(jì)算出的值只是粗略的,在后續(xù)的仿真中還必須對(duì)這些尺寸進(jìn)行調(diào)試,使運(yùn)放的直流工作點(diǎn)在線性放大區(qū)內(nèi)。一個(gè)合理的偏置對(duì)于運(yùn)放性能的提高往往是關(guān)鍵的,尤其對(duì)于低電源電壓設(shè)計(jì)時(shí)更為重要[3l】。為了使得輸入級(jí)的動(dòng)態(tài)范圍大一些,本文的設(shè)計(jì)采用了PMOS偏置為寬擺幅偏置結(jié)構(gòu),提高主電路輸出擺幅,使產(chǎn)生的偏置電壓受電源電壓波動(dòng)的影響非常小,提高整個(gè)電路的PSRR。偏置電路如圖3.12所示,用理想電流源提供59A電流。=呢一厶;暨斗——J~…∞,【圖3.12偏置電路常規(guī)的運(yùn)算放大器都采用差分對(duì)電路結(jié)構(gòu),它的一個(gè)重要特點(diǎn)就是其對(duì)共模擾動(dòng)影響的抑制能力。差動(dòng)對(duì)的共模響應(yīng)一般是由尾電流源的輸出阻抗和電路的不對(duì)稱性引起的。主要產(chǎn)生兩個(gè)方面的影響:對(duì)稱電路的輸出共模電平變化,以及輸人共模電平變化在輸出端產(chǎn)生差模分量。共模抻制比(cMRR的定義為:14|=|喪I(3.24式中,‰是差模增益,凡一一刪是共模到差摸的增益。在高增益放大器中,輸出共模電平對(duì)器件的特性和失配相當(dāng)敏感.而且不能通過(guò)差動(dòng)反饋來(lái)達(dá)到穩(wěn)定。因此,必須增加共模反饋網(wǎng)絡(luò)來(lái)檢測(cè)2個(gè)輸出端的共模電平,并有根據(jù)地調(diào)節(jié)放大器的一個(gè)偏差電流,一般的共模反饋結(jié)構(gòu)如圖3.13所示Il…。將共模反饋的任務(wù)分為3步:1檢測(cè)輸出V咖1和V伽的共模電平;2同一個(gè)參考電壓v|cr比較;3將誤差送回放大器偏置網(wǎng)絡(luò)。第三章CMOS全差分運(yùn)放的設(shè)計(jì)Voutl輸出共模電平為:=圖3.13共模反饋原理圖圪一=(‰。+吃,:12(3.25其中:Vou。l和V。ut2是2個(gè)單端輸出端的電壓。如果應(yīng)用電阻分壓器結(jié)構(gòu)(圖3-14,則要求分壓電阻R1和R2必須比運(yùn)算放大器的輸出阻抗大得多。而折疊式運(yùn)算放大器具有高輸出阻抗的特點(diǎn),所以如果應(yīng)用圖3.13的共模電平檢測(cè)結(jié)構(gòu)需要Rl和R2相當(dāng)大,并且還要求RI=R2,這在實(shí)際實(shí)現(xiàn)上有很大的困難。Your圖3.14共模電平檢測(cè)電路V根據(jù)本電路特點(diǎn)本文提出另一種檢測(cè)共模電平的結(jié)構(gòu),由于共模負(fù)反饋與差模信號(hào)無(wú)關(guān),所以需要提取輸出共模電壓。下面對(duì)共模反饋電路進(jìn)行分析,共模反饋電路圖如圖3一15所示,假設(shè)當(dāng)Vout+和Vout一的共模電壓超過(guò)了VcM,PM20和PM23管的漏端電流開(kāi)始下降,根據(jù)結(jié)點(diǎn)電流法則,流過(guò)PM21和PM22的電流將會(huì)增加,導(dǎo)致流過(guò)以二極管形式連接的NMl的漏電流增加,導(dǎo)致VcMfb增第三章CMOS全差分運(yùn)放的設(shè)計(jì)由于共橫反饋電路使得v。n和Vout-的共模電平得到穩(wěn)定,即PM2l和PM22戇圈3.15共橫反饋電路的漏端電壓的共模電平穩(wěn)定,因此偏置電壓Vbiasp的微小波動(dòng)不會(huì)像沒(méi)有加共模反饋電路時(shí)那樣對(duì)運(yùn)放的開(kāi)環(huán)增益有很大的影響,從而降低了運(yùn)放對(duì)偏置電路性能的要求,同時(shí)也提高了整個(gè)運(yùn)放的PSRR。設(shè)計(jì)中應(yīng)保證PM20~PM23四個(gè)晶體管的gm相等,最合理的設(shè)計(jì)方法為取它們的尺寸相等。為減小功耗可適當(dāng)減小共模反饋電路的電流,但不可過(guò)小,否則共模反饋電路可能會(huì)限制整體電路的帶寬。至此,整個(gè)運(yùn)放電路設(shè)計(jì)完畢,下圖是運(yùn)放的整體結(jié)構(gòu)囤IL'}一h..一o[..][廣1.L=1..dk..Lr】I.1r—h^..fqqF、j.‘d:。'1I位置電路主電路共模反饋電路圖3.16整體電路結(jié)構(gòu)圖(2由所希望的相位裕量,選擇補(bǔ)償電容的最小值。在實(shí)際設(shè)計(jì)運(yùn)放的過(guò)程中,為使運(yùn)放穩(wěn)定可靠的工作,理論上運(yùn)放至少需要45。的相位裕度,否則就需要補(bǔ)償電容進(jìn)行補(bǔ)償。本電路為二級(jí)結(jié)構(gòu),輸出端容性負(fù)載也為補(bǔ)償電容,為保證基本的相位裕度45。,在輸出端加上為0.1pF的補(bǔ)償電容。在以下仿真實(shí)驗(yàn)中,考慮其它寄生電容及負(fù)載后,輸出端總負(fù)載電容按照2pF計(jì)算。(3由公式(3.26和(3-27兩個(gè)值中的最大值確定電流的最小值。k≈5木(‰+I‰I/瓦(3-26k≈SR木c￡.(3-27式中k為差分對(duì)的電流沉的電流值,‰為正電源電壓,‰為負(fù)電源電壓,本設(shè)計(jì)中為零,瓦為建立時(shí)間,SR為轉(zhuǎn)換速率,c工為總的負(fù)載電容值。在實(shí)際電路中,考慮到寄生電容及其他參數(shù)變化,實(shí)際電流沉的電流值要大于這個(gè)結(jié)果。(4根據(jù)所希望的增益值來(lái)設(shè)計(jì)差分結(jié)構(gòu)中的晶體管尺寸,主要公式為(3.28和(3-29:IAvl"g.Ro.,l‰=(2奉∥。c贏L形/￡三(3.28(3.29式中Av為放大器小信號(hào)增益,‰為輸出電阻,gm為輸出跨導(dǎo),以為電子遷移率,G。為晶體管本征柵電容,,D為晶體管電流,C,為放大器輸出節(jié)點(diǎn)處的總電容。(5按照輸出擺幅指標(biāo)設(shè)計(jì)共源共柵結(jié)構(gòu)中的晶體管尺寸。(6核對(duì)增益和功耗指標(biāo)。如果不滿足增益指標(biāo),可以減小電流和或者增加相關(guān)晶體管的寬長(zhǎng)比。前面的計(jì)算必須重新檢查以確保它們都得到滿足。如果功耗太高,只能減小電流。電流的減小將可能需要增大一些寬長(zhǎng)比以滿足輸入和輸出擺幅。(7模擬整個(gè)電路看是否所有指標(biāo)都能滿足。如果不滿足的話,將某些指標(biāo)進(jìn)行折衷計(jì)算,不斷調(diào)整晶體管尺寸并仿真,直到符合設(shè)計(jì)指標(biāo)。(8主電路結(jié)構(gòu):PMl0與PMll構(gòu)成輸入差分對(duì)管,為減小等效輸入噪聲,設(shè)計(jì)中適當(dāng)增加其寬長(zhǎng)比,既可以增加增益帶寬積,又可減小等效輸入噪聲;晶體管M8-M1l構(gòu)成共源共柵電路,為提高輸出負(fù)載,并減小等效輸入噪聲,設(shè)計(jì)中適當(dāng)減小M10與M11的尺寸,增加M8與M9的尺寸;電流鏡M4與M5提供共源共柵支路的電流,同時(shí)可作輸入對(duì)管的負(fù)載,共柵管M6與M7在主信號(hào)通路上,可起到提高增益,消除輸入對(duì)管Cgd的miller效應(yīng)對(duì)頻率響應(yīng)的影響。(9共模反饋結(jié)構(gòu):設(shè)計(jì)中應(yīng)保證PM20~PM23四個(gè)晶體管的gm相等,最合理的設(shè)計(jì)方法為取它們的尺寸相等;為減小功耗可適當(dāng)減小共模反饋電路的電流,但不可過(guò)小,否則共模反饋電路可能會(huì)限制整體電路的帶寬。經(jīng)過(guò)一級(jí)模型估算各晶體管參數(shù),再根據(jù)仿真情況進(jìn)行調(diào)整,最后確定晶體管尺寸。3.4電路仿真及結(jié)果分析仿真電路如圖3.17所示:豳3.17頻率響應(yīng)仿真電路基于Chartered公司的0.35,amCMOS工藝庫(kù),在Cadence軟件仿真環(huán)境下對(duì)濾波器要求的兩個(gè)關(guān)鍵參數(shù)(單位帶寬增益和轉(zhuǎn)換速率進(jìn)行了電路仿真。電源電壓為33V,圖3?18給出了電路在交流掃描下的增益和相位圖。}8㈨T~4~一’20~e:————in一~.一一…。。.一1010B1n1d‘00}1v10¨…‘wcf…F1EfE日『j%ⅪⅡ?———*Ⅵ■1%1EF2HfT口廠~一efIⅪ704N11910∽:￡一。I210{m圈3-I8頻率特性曲線(Av:78dBGBW:128d,BPM:616從圖3?18中可以看到,放大器的增益大約為78dB,在lpF負(fù)載帶內(nèi)容下,相位裕度為6r,單位增益帶寬達(dá)到128MHz。運(yùn)算放大器具有寬單位增益帶寬是因?yàn)殡娐凡捎昧苏郫B麩源共柵放大結(jié)構(gòu)。使用密勒電窖對(duì)電路頻率進(jìn)行補(bǔ)償,使其具有更好的穩(wěn)定性。在電路增加了共模反饋電路,可以很容易的使相位裕度達(dá)到61。以上。腰3-19瞬態(tài)仿真電路圖3-20為運(yùn)放的瞬態(tài)響應(yīng)特性曲線,在全集成有源濾波罌的應(yīng)用中,運(yùn)放的壓擺率和建立時(shí)問(wèn)指標(biāo)很重要。運(yùn)算放大器閉環(huán)建立時(shí)間的要求決定了運(yùn)算放大囂的開(kāi)環(huán)單位增益帶寬。￡910‘k40,脅97÷‰50j*L一6mefs】ij目ⅢⅡj一——日5a514u‘‘自eg々￡}口u6‘-205”圍3-