VHDL課程設(shè)計(jì)報(bào)告csm

湖南科技大學(xué)信息與電氣工程學(xué)院《課程設(shè)計(jì)報(bào)告》題目：VHDL硬件描述語言課程設(shè)計(jì)專業(yè)：電子信息工程班級：一班姓名：尹標(biāo)學(xué)號：1304030114指導(dǎo)教師：邱政權(quán)、羅朝輝2016年1月15日信息與電氣工程學(xué)院課程設(shè)計(jì)任務(wù)書2015—2016學(xué)年第1學(xué)期專業(yè)：電子信息工程學(xué)號：1304030213姓名：陳善民課程設(shè)計(jì)名稱：VHDL硬件描述語言課程設(shè)計(jì)設(shè)計(jì)題目：五人多數(shù)表決器、智能函數(shù)發(fā)生器完成期限：自2016年1月12日至2016年1月15日共1周設(shè)計(jì)依據(jù)、要求及主要內(nèi)容（可另加附頁）：1.五人多數(shù)表決器五人多數(shù)表決邏輯：多數(shù)通過；在主持人控制下，10秒內(nèi)表決有效；用數(shù)碼管顯示表決10秒倒計(jì)時(shí)；表決結(jié)束后用發(fā)光二極管及數(shù)碼管顯示表決結(jié)果，數(shù)碼管顯示結(jié)果形式：通過，不通過；設(shè)主持人控制鍵，復(fù)位鍵：控制鍵：啟動(dòng)表決；2.智能函數(shù)發(fā)生器設(shè)計(jì)一個(gè)智能函數(shù)發(fā)生器，能夠以穩(wěn)定的頻率產(chǎn)生三角波、梯形波、正弦波和方波，并可選擇不同的波形輸出，且具有復(fù)位功能。指導(dǎo)教師（簽字）：批準(zhǔn)日期：年月日摘要VHDL語言是一種用于電路設(shè)計(jì)的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言。VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。這次課程設(shè)計(jì)以EDA、VHDL為核心語音，以Max+plusII為硬件仿真軟件設(shè)計(jì)多數(shù)五人表決器、智能函數(shù)發(fā)生器。關(guān)鍵詞：EDA；VHDL；Max+plusII；目錄1.設(shè)計(jì)目的…………………12.設(shè)計(jì)內(nèi)容…………………13.電路工作原理…………………13.1五人表決器工作原理……………13.2智能函數(shù)發(fā)生器工作原理……………14.主要程序和仿真結(jié)果…………14.1五人表決器設(shè)計(jì)與仿真結(jié)果………14.2智能函數(shù)發(fā)生器設(shè)計(jì)與仿真結(jié)果………15.心得體會(huì)…………………1參考文獻(xiàn)…………1設(shè)計(jì)目的本設(shè)計(jì)的任務(wù)是熟悉支持VHDL語言的軟件，例如：Quartus-II,MAX—PLUS2，ISP，F(xiàn)OUNDATION等，利用這一類軟件使用VHDL語言進(jìn)行設(shè)計(jì)。由于VHDL語言是一門硬件語言，為電子，通信等專業(yè)的必備知識，與數(shù)字電路等課程聯(lián)系精密，且在當(dāng)今蓬勃發(fā)展的EDA技術(shù)中具有重要意義，是一個(gè)使學(xué)生將所學(xué)知識與實(shí)踐應(yīng)用聯(lián)系起來的一條紐帶。對學(xué)生將專業(yè)基礎(chǔ)課知識與計(jì)算機(jī)應(yīng)用技術(shù)結(jié)合，以及今后畢業(yè)設(shè)計(jì)和畢業(yè)后從事相關(guān)研發(fā)工作都有很大幫助。為了使設(shè)計(jì)達(dá)到應(yīng)有的效果，使學(xué)生充分掌握相應(yīng)的軟件操作使用，VHDL語言編程，數(shù)字邏輯電路設(shè)計(jì)的方法和思路，鼓勵(lì)學(xué)生獨(dú)立思考，自主研究。本課程設(shè)計(jì)要求達(dá)到如下目的：使學(xué)生熟練掌握相關(guān)軟件的使用，操作。能對VHDL語言程序進(jìn)行編譯，調(diào)試，以及通過計(jì)算機(jī)仿真，得到正確的仿真波形圖，并根據(jù)所得仿真波形圖分析判斷并改進(jìn)所設(shè)計(jì)的電路。在成功掌握軟件操作基礎(chǔ)上，讓學(xué)生將所數(shù)字電路的基礎(chǔ)課知識與VHDL語言的應(yīng)用型知識結(jié)合起來并與實(shí)際設(shè)計(jì)，操作聯(lián)系起來，即“理論聯(lián)系實(shí)際”。要求學(xué)生自主設(shè)計(jì)電路，編寫程序，鼓勵(lì)新思路，新方法，新觀點(diǎn)。深入了解VHDL語言的作用與價(jià)值，對用硬件語言設(shè)計(jì)一個(gè)電路系統(tǒng)開始具備一個(gè)較完整的思路與較專業(yè)的經(jīng)驗(yàn)。對EDA技術(shù)有初步的認(rèn)識，并開始對EDA技術(shù)的開發(fā)創(chuàng)新有初步的理解。踏實(shí)的完成此次課程設(shè)計(jì)的教學(xué)將為學(xué)生進(jìn)一步深入了解電子產(chǎn)業(yè)的發(fā)展與內(nèi)容，積極投身于工程技術(shù)的開發(fā)與研究特別是EDA技術(shù)的發(fā)展奠定一定的基礎(chǔ)。2.設(shè)計(jì)內(nèi)容1.五人多數(shù)表決器五人多數(shù)表決邏輯：多數(shù)通過；在主持人控制下，10秒內(nèi)表決有效；用數(shù)碼管顯示表決10秒倒計(jì)時(shí)；表決結(jié)束后用發(fā)光二極管及數(shù)碼管顯示表決結(jié)果，數(shù)碼管顯示結(jié)果形式：通過，不通過；設(shè)主持人控制鍵，復(fù)位鍵：控制鍵：啟動(dòng)表決；2.智能函數(shù)發(fā)生器設(shè)計(jì)一個(gè)智能函數(shù)發(fā)生器，能夠以穩(wěn)定的頻率產(chǎn)生三角波、梯形波、正弦波和方波，并可選擇不同的波形輸出，且具有復(fù)位功能。電路工作原理五人多數(shù)表決器工作原理在脈沖作用下，使用減法計(jì)數(shù)器，在初值為10秒的時(shí)候，主持人按控制鍵啟動(dòng)表決后，開始計(jì)時(shí)。每來一個(gè)脈沖計(jì)數(shù)器就減少1。一直這樣下去，直到計(jì)數(shù)器變?yōu)?。計(jì)數(shù)器為0時(shí)投票無效。最后統(tǒng)計(jì)投票人數(shù)通過同意人數(shù)決定表決結(jié)果，當(dāng)投票人不小于3人時(shí)，投票通過。在主持人按下復(fù)位鍵時(shí)，計(jì)數(shù)回到10，重新進(jìn)行減法計(jì)數(shù)器。直到為0.電路原理圖智能函數(shù)發(fā)生器工作原理智能函數(shù)發(fā)生器可由遞增斜波產(chǎn)生模塊（icrs）、遞減斜波產(chǎn)生模塊（ders）、三角波產(chǎn)生模塊（delta）、階梯波產(chǎn)生模塊（ladder）和輸出波形選擇模塊(ch61a)組成，總體框圖如圖3-1所示。圖中輸出q接在D/A轉(zhuǎn)換的數(shù)據(jù)端，在D/A轉(zhuǎn)換器的輸出端即可得到各種不同的函數(shù)波形。主要程序和仿真結(jié)果五人多數(shù)表決器設(shè)計(jì)與仿真結(jié)果當(dāng)處于復(fù)位狀態(tài)時(shí)，外界的輸入對結(jié)果沒有影響。故時(shí)間仍為10秒，輸出統(tǒng)計(jì)人數(shù)為0。仿真波形如下圖所示非復(fù)位狀態(tài)下，主持人按下開始鍵。表決開始。在沒有人投票的情況下。時(shí)間變?yōu)?。表決結(jié)束。仿真波形如下圖所示非復(fù)位狀態(tài)下，主持人按下開始鍵。表決開始。在規(guī)定時(shí)間內(nèi)只有兩人贊同，仿真波形如下圖所示 非復(fù)位狀態(tài)下，主持人按下開始鍵。表決開始。在規(guī)定時(shí)間內(nèi)只有三人贊同，仿真波形如下圖所示非復(fù)位狀態(tài)下，主持人按下開始鍵。表決開始。在規(guī)定時(shí)間內(nèi)只有四人贊同，仿真波形如下圖所示。智能函數(shù)發(fā)生器設(shè)計(jì)與仿真結(jié)果三角波梯形波正弦波方波心得體會(huì)本次的實(shí)驗(yàn)是VHDL硬件描述語言課程設(shè)計(jì)，它在人類生活中扮演了一個(gè)越來越重要的作用，所以本次的我選的題是五人多數(shù)表決器和智能函數(shù)發(fā)生器設(shè)計(jì)，緊扣實(shí)際，與生活接軌，也便于自己加強(qiáng)對VHDL的了解，通過這次的實(shí)驗(yàn)，感覺到了科學(xué)事業(yè)的偉大，可以為人類解決這么重要的生活問題。，但是只是限制于書本理論，并沒有與現(xiàn)實(shí)聯(lián)系起來，經(jīng)過本次的實(shí)驗(yàn)，慢慢把書本上的理論知識搬移到實(shí)驗(yàn)操作中，第一次直接感受到這些元器件的魅力與強(qiáng)大，雖然是一個(gè)相對于比較簡單的實(shí)驗(yàn)，但是讓我燃起了對科學(xué)的無盡的憧憬與向往，還有一點(diǎn)就是，編程，這個(gè)頭疼的問題，每一步都不能出錯(cuò)，任何一點(diǎn)小錯(cuò)都是一個(gè)致命的錯(cuò)誤，都要重來，每次不懂時(shí)，都翻閱書籍，吃透每一條語句與指令，編完后，進(jìn)行仿真，當(dāng)看到仿真與自己設(shè)想的一樣頻閃時(shí)，心里燃起無盡的喜悅。綜上所訴，我們作為基本理論知識的學(xué)習(xí)者，不能只局限于書本知識，要腳踏實(shí)地，將知識最后落到實(shí)際生活中，為人類做出一些實(shí)際貢獻(xiàn)。最后謝謝老師們的辛勤教導(dǎo)和同學(xué)的幫助了。參考文獻(xiàn)[1]趙輝.基于EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì)[J].電子設(shè)計(jì)工程,2012,20(2):34-37.[2]臧明相,李園園,郭瑞剛.智能復(fù)用EDA設(shè)計(jì)信息及調(diào)試文檔自動(dòng)生成技術(shù)[J].計(jì)算機(jī)工程與設(shè)計(jì),2011,32(3):1119-1122.[3]朱曉紅.基于EDA技術(shù)的數(shù)字鐘設(shè)計(jì)與實(shí)現(xiàn)[J].電子設(shè)計(jì)工程,2011,19(4):170-172.[4]周永亮,王軍民,薛良玉,胡文寶.基于CPLD的時(shí)間信號精確同步研究[J].石油天然氣學(xué)報(bào),2011,33(4):105-108.[5]王永祥.基于CPLD的兩相步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)器設(shè)計(jì)[J].HYPERLINK"/KNS50/Navi/Bridge.aspx?LinkType=BaseLink&DBCode=cjfd&Ta