可編程邏輯器件指導(dǎo)書(shū)

項(xiàng)目一軟件的安裝和使用任務(wù)一軟件的安裝一、QuartusII安裝說(shuō)明:光盤路徑:quartusii\quartus\disk1中用鼠標(biāo)左鍵雙擊setup.exe文件。啟動(dòng)界面如圖1.1所示：圖1.1QuartusII安裝界面點(diǎn)擊Next后，彈出說(shuō)明對(duì)話框，如圖1.2所示：圖1.2說(shuō)明對(duì)話框繼續(xù)點(diǎn)擊Next按鈕后，彈出如圖1.3所示的對(duì)話框，在上面空白處輸入用戶名，下面的輸入公司的名字，這個(gè)可以任意填寫。寫好后Next按鈕編程可選狀態(tài)。（我的安裝軟件用戶名默認(rèn)為微軟用戶，公司的名字默認(rèn)為微軟中國(guó)）圖1.3用戶信息輸入對(duì)話框按下Next按鈕后，進(jìn)入安裝路徑選擇界面，如圖1.4所示。（建議安裝在默認(rèn)的路徑）圖1.4安裝路徑選擇對(duì)話框選擇好安裝路徑之后，點(diǎn)擊Next按鈕之后會(huì)看見(jiàn)相關(guān)的安裝信息，一直點(diǎn)擊Next按鈕知道進(jìn)入安裝過(guò)程。安裝之后會(huì)彈出一個(gè)結(jié)束對(duì)話框，點(diǎn)擊finish按鈕，完成安裝。二、QuartusII軟件的授權(quán)授權(quán)過(guò)程是將光盤路徑:quartusii7\Altera-Quartus_V7_Win_Crack中的license.dat文件復(fù)制到安裝目錄下。還有在這個(gè)路徑下的sys_cpt.dll文件復(fù)制到安裝目錄下的bin的文件夾里。在開(kāi)始菜單欄，選擇運(yùn)行，輸入cmd，按回車彈出如下圖的對(duì)話框所示輸入ipconfig/all，彈出如下圖的對(duì)話框所示用紅色圈起來(lái)的是你自己電腦的網(wǎng)卡號(hào)。以記事本方式打開(kāi)license，替換你的網(wǎng)卡號(hào)進(jìn)去。打開(kāi)QuartusII，導(dǎo)入license.dat菜單下tools/license.setup。任務(wù)二USB-Blaster快速安裝向?qū)?.通過(guò)USB電纜，將USB-Blaster與電腦相連。在設(shè)備管理器中找到USB-Blaster后，單擊右鍵選擇革新驅(qū)動(dòng)軟件。2.進(jìn)入界面后，選擇瀏覽計(jì)算機(jī)以查找驅(qū)動(dòng)程序軟件（R）。3.進(jìn)入瀏覽計(jì)算機(jī)以查找驅(qū)動(dòng)程序軟件界面后，在文本輸入方框旁的單擊瀏覽進(jìn)入選擇更新驅(qū)動(dòng)軟件的界面。4.在該界面中選擇你軟件的安裝目錄下，比如這是在D盤的，D盤—altera—quartus—drivers—usb-blaster—x32（電腦系統(tǒng)是32位的Win7）—點(diǎn)擊確定。5.回到這個(gè)界面后，點(diǎn)擊下一步。6.系統(tǒng)會(huì)識(shí)別出該驅(qū)動(dòng)，跳出該界面，詢問(wèn)是否訪問(wèn)，選擇始終安裝此驅(qū)動(dòng)程序軟件。7.安裝成功。8.在usb-blaster連著電腦的情況下，打開(kāi)quartusII，從菜單打開(kāi)Tool>Programmer，從HardwareSetup設(shè)置使用usb-blaster編程器。在單擊Close就可以使用了。任務(wù)三軟件的使用主界面由3個(gè)子窗口組成，分別是設(shè)計(jì)輸入編輯窗口（完成設(shè)計(jì)描述源文件的編輯）、消息窗口（編譯/仿真過(guò)程的消息說(shuō)明）和工程瀏覽窗口（快速瀏覽工程的各描述文件）。圖1.5QuartusII的系統(tǒng)主界面設(shè)計(jì)輸入QuartusII支持多種設(shè)計(jì)輸入方法，即允許用戶使用多種方法描述設(shè)計(jì)，常用的設(shè)計(jì)輸入方式有：原理圖輸入，文本輸入和第三方EDA工具輸入。創(chuàng)建新工程QuartusII有工程的概念，所謂工程就是當(dāng)前設(shè)計(jì)的描述、設(shè)置、數(shù)據(jù)以及輸出的集合，QuartusII會(huì)將這些存儲(chǔ)在不同類型的文件中并置于同一個(gè)文件夾下。所以在設(shè)計(jì)之前，必須創(chuàng)建工程，具體步驟如下：打開(kāi)QuartusII軟件，在主界面中執(zhí)行File→NewProjectWizard…命令，在彈出的對(duì)話框中指定設(shè)計(jì)工程的文件存放目錄、工程名以及最頂層的設(shè)計(jì)實(shí)體名。最上面的輸入框：在此輸入框輸入指定工程文件存放的目錄。中間的輸入框：在此對(duì)話框中輸入新建工程的名字。最下面的輸入框：在此輸入框中輸入該設(shè)計(jì)工程最頂層的設(shè)計(jì)實(shí)體名。說(shuō)明：一般輸入工程名和設(shè)計(jì)頂層的實(shí)體名默認(rèn)是相同。單擊【Next】按鈕，彈出如圖1.7所示的對(duì)話框。許多設(shè)計(jì)工程除了最頂層的設(shè)計(jì)文件之外，還會(huì)包含一些額外的電路模塊描述文件或者定制的功能庫(kù)。設(shè)計(jì)者可以通過(guò)如圖1.7所示的對(duì)話框?qū)⑦@些文件或者功能庫(kù)添加到設(shè)計(jì)工程中。為了方便工程設(shè)計(jì)文件公里，建議將所有的設(shè)計(jì)文件集中到工程目錄中。單擊【Next】按鈕，彈出如圖1.8所示的對(duì)話框。系統(tǒng)會(huì)要求設(shè)計(jì)者指定工程所使用的芯片系列,可以選擇自動(dòng)選擇芯片型號(hào)或者設(shè)計(jì)者指定.建議選擇“Specificdeviceselectedin‘Availabledevices’list’”選項(xiàng)，這樣可以手動(dòng)設(shè)置芯片參數(shù)，這個(gè)一般是硬件設(shè)計(jì)好之后，若對(duì)參數(shù)不熟悉一定要先參考QuartusII的幫助文件，弄清封裝，管腳類型和芯片速度這3個(gè)設(shè)置項(xiàng)中的每個(gè)參數(shù)的具體含義。如果選項(xiàng)自動(dòng)選擇芯片，對(duì)于絕大多數(shù)的應(yīng)用只采用的默認(rèn)設(shè)置即可，系統(tǒng)會(huì)根據(jù)實(shí)際的情況自動(dòng)進(jìn)行優(yōu)化。點(diǎn)擊【Next】按鈕進(jìn)入EDA工具設(shè)置頁(yè)面，如圖1.9所示，用以第三方的綜合器、仿真器和時(shí)序分析工具。默認(rèn)值為不使用第三方EDA工具，在本工程保持默認(rèn)不變，直接點(diǎn)擊【Next】按鈕繼續(xù)創(chuàng)建新工程向?qū)У淖詈笠徊?，QuartusII會(huì)給出新建工程的摘要信息，點(diǎn)擊【Finish】按鈕即可完成向?qū)?。在完成新建工程后，所有工程設(shè)置可以通過(guò)Assignments→Settings…菜單命令或者Ctrl+Shift+E快捷啟動(dòng)設(shè)置對(duì)話框進(jìn)行修改。圖1.6設(shè)置工程名稱及頂層實(shí)體名稱圖1.7添加設(shè)計(jì)文件圖1.8選擇目標(biāo)芯片圖1.9設(shè)置第三方EDA工具圖1.10新建工程摘要文本輸入法執(zhí)行菜單File→New…菜單命令打開(kāi)新建對(duì)話框,如圖1.11所示.選中DeviceDesignFiles選項(xiàng)卡中的VHDLFile后點(diǎn)擊【OK】按鈕新建一個(gè)空白的VHDL文檔。QuartusII會(huì)自動(dòng)將起命名為Vhdl1.vhd，這時(shí)執(zhí)行File→Save命令或者使用Ctrl+S快捷鍵將其保存，保存對(duì)話框如圖1.12所示QuartusII會(huì)自動(dòng)保存位置定位到工程目錄并且默認(rèn)命名為<頂層實(shí)體名>.vh。這里只有一個(gè)實(shí)體，故counter就是頂層。保持默認(rèn)值不變，直接點(diǎn)擊【保存】按鈕保存文件。新建的VHDL文檔中輸入，分頻器的VHDL菜單如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityshansuoisport(clk:instd_logic;clk_out:outstd_logic;r:outstd_logic_vector(3downto0));endshansuo;architecturebehieveofshansuoissignalclk_1k:std_logic;beginr<="0111";process(clk)variablecnt1:integerrange0to2000;variablecnt2:integerrange0to1250;beginifclk'eventandclk='1'thenifcnt1=2000thencnt1:=0;ifcnt2=1250thencnt2:=0;clk_1k<=notclk_1k;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;clk_out<=clk_1k;endbehieve;如果對(duì)VHDL語(yǔ)言語(yǔ)法結(jié)構(gòu)不太了解的時(shí)候,可以通過(guò)QusrtusII提供的自動(dòng)完成格式工具的插入模版。用戶可以在QuartusII界面的TextEditor工具欄中找到對(duì)應(yīng)的按鈕，如圖1.13所示。完成VHDL語(yǔ)言輸入之后，執(zhí)行Process→AnalysisCurrentFile菜單命令，啟動(dòng)QuartusII的語(yǔ)法檢查功能，對(duì)當(dāng)前文件進(jìn)行分析。如果在Message窗口中出現(xiàn)Error，在修改之后再次執(zhí)行分析，直到?jīng)]有錯(cuò)誤提示為止。分配引腳 分配引腳的目的是為了設(shè)計(jì)指定輸入輸出引腳在目標(biāo)芯片上的位置。分配引腳的方法有許多種，這里介紹的AssignmentEditor工具是一種比較常用的引腳分配方法。 有些書(shū)籍和資料將分配引腳放在了編譯之后進(jìn)行，主要考慮到引腳需要占用片內(nèi)的IO資源，引腳分配的不同會(huì)影響QuartusII的布局布線結(jié)果，也就會(huì)影響到設(shè)計(jì)的時(shí)序仿真。而且QuartusII支持預(yù)先的I/O分配和確定操作（無(wú)論頂層的模塊是否完成），這樣可以在整個(gè)設(shè)計(jì)流程中盡早開(kāi)始印制電路板（PCB）的布線設(shè)計(jì)工作。同樣，設(shè)計(jì)人員可以在任何時(shí)間對(duì)引腳的分配進(jìn)行修改和確認(rèn)，無(wú)需再進(jìn)行一次編譯。 在進(jìn)行完設(shè)計(jì)分析以及語(yǔ)法檢查后，可以執(zhí)行Assignment→AssignmentEditor，點(diǎn)擊窗口上面的Pin按鈕進(jìn)行引腳分配，左側(cè)的工具欄中的ShowAllKnownPinName按鈕可以列出所有已知的引腳名稱，所得界面如圖1.14所示。圖1.14AssignmentEditor對(duì)話框編譯 在標(biāo)準(zhǔn)PLD設(shè)計(jì)流程中，編譯（Compilation）包括綜合（Synthesis）和布局布線（Place&Route）兩個(gè)階段。在綜合階段，綜合器將HDL描述翻譯成基本的邏輯門、存儲(chǔ)器、觸發(fā)器等基本邏輯單元的連接關(guān)系。在這個(gè)過(guò)程中，綜合器會(huì)根據(jù)用戶的約束與本身的算法優(yōu)化生成的網(wǎng)表，目的是讓生成的設(shè)計(jì)擁有更快的速度并占用最好的資源。完成綜合后需要根據(jù)目標(biāo)器件進(jìn)行布局布線，利用芯片內(nèi)的可用邏輯資源最終將涉及在物理層次上實(shí)現(xiàn)。 在QuartusII界面執(zhí)行菜單Processing→StartCompilation或者使用Ctrl+L快捷鍵啟動(dòng)QuartusII的全編譯?？梢栽跔顟B(tài)窗口上看到當(dāng)前編譯的運(yùn)行狀態(tài)，QuartusII將編譯劃分為Analysis&Synthesis、Fitter、Assembler和TimingAnalyzer4個(gè)階段。其中Analysis&Synthesis就是綜合，F(xiàn)itter為布線布局；后面得Assembler用于生成編譯輸出文件，而TimingAnalyzer是時(shí)序分析流程。 在編譯過(guò)程中QuartusII會(huì)在消息框中顯示編譯的警告、錯(cuò)誤和消息，并在編譯結(jié)束后給出完成報(bào)告。遇到編譯錯(cuò)誤，QuartusII會(huì)立即終止編譯流程，并給出錯(cuò)誤信息，雙擊錯(cuò)誤名稱，QuartusII會(huì)自動(dòng)在HDL代碼等設(shè)計(jì)源描述中定位出錯(cuò)位置。 在完成編譯之后，通過(guò)執(zhí)行Tools→NetlistViewers→RTLViewer菜單命令可以觀察到設(shè)計(jì)的RTL視圖如圖1.15所示。在QuartusII中，執(zhí)行AnalysisandElaboration流程后即可以觀察RTL電路圖，所以RTL電路圖是在綜合及布局布線前生成的，并非設(shè)計(jì)的最終電路結(jié)構(gòu)。RTL視圖是設(shè)計(jì)的寄存器傳輸級(jí)展現(xiàn)，作為設(shè)計(jì)輸入最忠實(shí)的體現(xiàn)，RTL視圖的主要作用是幫助設(shè)計(jì)者檢查設(shè)計(jì)輸入中的問(wèn)題。圖1.15RLT視圖仿真 對(duì)工程的編譯通過(guò)后，必須對(duì)其功能進(jìn)行仿真和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足愿設(shè)計(jì)要求。再把設(shè)計(jì)配置到器件之前，可以通過(guò)仿真對(duì)設(shè)計(jì)進(jìn)行全面的測(cè)試，保證設(shè)計(jì)在各種條件下都能有正確的響應(yīng)。本例是編譯后進(jìn)行仿真，具體步驟如下：新建波形文件 在QuartusII界面中執(zhí)行File→New菜單命令，在彈出新建對(duì)話框中選擇OtherFiles選項(xiàng)卡，選擇VectorWaveformFile項(xiàng)目，如圖1.16所示。 點(diǎn)擊【OK】可以看到QuartusII創(chuàng)建的名為Waveform1.vwf的仿真波形文件，使用File→SaveAs…命令將其另存為div，如圖1.17所示。圖1.16新建仿真波形文件圖1.17另存仿真波形文件添加仿真信號(hào)在進(jìn)行仿真之前必須添加仿真信號(hào)，即仿真中的激勵(lì)及所要觀察的信號(hào)。在QuartusII中添加仿真信號(hào)有多種辦法，這里可以通過(guò)執(zhí)行Edit→InsertNodeorBus菜單命令打開(kāi)InsertNodeorBus對(duì)話框，如圖1.18所示。圖1.18添加仿真信號(hào) 在Name欄中填入設(shè)計(jì)中需要觀察端口型號(hào)，QuartusII會(huì)自動(dòng)給出輸入輸出類型與其他參數(shù)，如果要一次加入很多觀察腳可以通過(guò)NodeFinder…按鈕實(shí)現(xiàn)，選擇點(diǎn)擊【OK】即可將其添加到波形文件中。設(shè)置仿真激勵(lì) 根據(jù)VHDL描述，本例是一個(gè)1000分頻的程序，仿真需要賦予激勵(lì)信號(hào)，首先需要設(shè)置仿真時(shí)間（Endtime）和最小變化時(shí)間（GirdSize），在編輯菜單下可以找到相應(yīng)的命令，會(huì)彈出如圖1.19和圖1.20的對(duì)話框。圖1.19Endtime設(shè)置對(duì)話框圖1.20GirdSize設(shè)置對(duì)話框通過(guò)仿真工具欄可以設(shè)置激勵(lì)信號(hào)的值，仿真工具欄就是左邊的一條狀態(tài)欄。最終設(shè)置完成的激勵(lì)。啟動(dòng)仿真執(zhí)行QuartusII菜單中的Processing→StartSimulation命令或者Ctrl+I快捷鍵即可啟動(dòng)仿真。QuartusII會(huì)在狀態(tài)窗口限制仿真運(yùn)行狀態(tài)，并在消息窗口給出的仿真過(guò)程中的警告、錯(cuò)誤和信息。完成仿真后彈出對(duì)話框。完成仿真后QuartusII會(huì)自動(dòng)彈出仿真報(bào)告，如果沒(méi)有自動(dòng)彈出頁(yè)可以執(zhí)行Processing→SimulationReport手動(dòng)打開(kāi)。這個(gè)報(bào)告中的波形窗口與剛才輸入仿真激勵(lì)的波形文件窗口時(shí)不同的，本例的仿真報(bào)告。需要注意的是，QuartusII并不允許直接在仿真報(bào)告的波形圖中修改仿真激勵(lì)。配置器件 在完成設(shè)計(jì)輸入以及成功的編譯、仿真設(shè)計(jì)之后，配置器件是QuartusII設(shè)計(jì)流程的最后一步，目的是將設(shè)計(jì)配置到目標(biāo)器件中進(jìn)行硬件驗(yàn)證。在編譯中的Assembler階段QuartusII會(huì)針對(duì)目標(biāo)器件生成配置文件：ROM對(duì)象文件（.pof）和編程器對(duì)象文件（.pdf）。由QuartusII提供Programmer工具使用這些文件對(duì)器件進(jìn)行配置，執(zhí)行Tools→Programmer菜單命令可以驅(qū)動(dòng)Programmer工具，界面如圖1.21所示。圖1.21配置工具設(shè)置配置電纜 配置電纜用于連接運(yùn)行QuartusII的PC與目標(biāo)器件，將配置指令與數(shù)據(jù)傳送到FPGA/CPLD。Altera提供的配置電纜主要有以下幾種：ByteBlaster：Altera較早的配置電纜類型，使用并行口對(duì)器件進(jìn)行配置。ByteBlasterMV：提供混合電壓支持，其余與ByteBlaster相同。ByteBlasterII：Altera新型的配置電纜，對(duì)SinalTapII等反饋手段提供了支持，同樣是使用并口對(duì)器件進(jìn)行配置。MasterBlaster：使用RS232串行口的配置電纜。USB-Blaster：使用USB接口的配置電纜。EthermetBlaster：使用RJ45網(wǎng)絡(luò)接口的配置電纜。 Programmer窗口中必須設(shè)置了配置電纜才能進(jìn)行配置，在圖1.22中看到，左上角的信息框中顯示“NoHardware”即硬件沒(méi)有安裝，點(diǎn)擊【HardwareSetup…】按鈕設(shè)置下載電纜。圖1.22設(shè)置配置電纜 在QuartusII彈出的HardwareSetup對(duì)話框中點(diǎn)擊【AddHardware】按鈕，打開(kāi)AddHardware對(duì)話框。Hardwaretype欄中選擇合適的下載電纜類型，對(duì)于使用串行口得MasterBlaster等配置電纜類型還需要設(shè)置串行口和波特率等信息。本例使用ByteBlasterMV端口自動(dòng)選擇為L(zhǎng)PT1。點(diǎn)擊【OK】按鈕和【Finish】按鈕完成設(shè)置，可以在Programmer窗口的硬件信息框中看到設(shè)置的配置電纜類型。選擇配置方式 QuartusII的Programmer配置工具會(huì)根據(jù)選擇的器件類型給出器件的配置模式，通過(guò)Mode欄的下拉菜單進(jìn)行選擇。本例中的目標(biāo)器件是MAXII系列。可以選擇的配置模式有以下幾種：JTAG：使用IEEE1149.1標(biāo)準(zhǔn)JTAG端口與時(shí)序?qū)PGA進(jìn)行配置，優(yōu)先級(jí)最高。In-SocketProgramming：Altera編程單元（APU）的專用配置模式。PassiveSerial：PS模式即被動(dòng)串行模式，在這種模式下FPGA處于被動(dòng)方式，只是被動(dòng)的接受配置數(shù)據(jù)，可對(duì)單個(gè)或者多個(gè)器件進(jìn)行編程。ActiveSerialProgramming：AS模式即主動(dòng)串行模式，F(xiàn)PGA處于主動(dòng)地位。由于FPGA控制配置過(guò)程，負(fù)責(zé)輸出控制的同步信號(hào)給出外部配置芯片，接受配置數(shù)據(jù)以完成配置。主要用于對(duì)EPCS1/EPCS4等串行配置器件進(jìn)行編程與測(cè)試。開(kāi)始配置 首先保證已經(jīng)連接號(hào)配置電纜，ByteBlaster、ByteBlasterMV、ByteBlasterII需要與25針并口相連；其他類型的下載電纜也需要連接到PC的相應(yīng)端口上。 完成點(diǎn)擊在Programmer界面中點(diǎn)擊【Start】按鈕，當(dāng)彈出配置完成對(duì)話框時(shí)，點(diǎn)擊【OK】按鈕確定即完成器件配置。項(xiàng)目二信號(hào)分頻1.設(shè)計(jì)要求用VHDL語(yǔ)言設(shè)計(jì)出一個(gè)燈自動(dòng)的每1秒閃爍一次。2.任務(wù)分析將系統(tǒng)的主時(shí)鐘50MHz分成1Hz的時(shí)鐘頻率，用該信號(hào)輸出到燈上，使其在1Hz的信號(hào)上高電平時(shí)為亮、低電平時(shí)為滅，從而實(shí)現(xiàn)閃爍。3.設(shè)計(jì)原理圖2.1設(shè)計(jì)原理圖4.硬件要求..含有芯片EPM240T100C5的開(kāi)發(fā)板和下載線與電源線。輸入信號(hào)為系統(tǒng)自帶主時(shí)鐘，輸出為開(kāi)發(fā)板上任意一個(gè)LED燈5.源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfpisport(clk:instd_logic;shuchu:outstd_logic);endfp;architecturefenpinoffpissignalclk_1s:std_logic;beginprocess(clk)variablecnt1:integerrange0to2000;variablecnt2:integerrange0to12500;beginifrising_edge(clk)thenifcnt1=2000thencnt1:=0;ifcnt2=12500thencnt2:=0;clk_1s<=notclk_1s;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;shuchu<=clk_1s;endprocess;endfenpin;6.接線圖圖2.2引腳分配圖7.思考與練習(xí)1）設(shè)計(jì)出一個(gè)燈每2秒閃爍一次；再設(shè)計(jì)另外一個(gè)燈每1秒閃爍兩次。項(xiàng)目三編碼器任務(wù)一普通8—3編碼器1.任務(wù)要求1）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)普通8—3編碼器的程序，輸入是十進(jìn)制0-7，輸出是對(duì)應(yīng)的是三位二進(jìn)制數(shù)。2）編寫完程序之后并在開(kāi)發(fā)系統(tǒng)上進(jìn)行硬件測(cè)試。2.任務(wù)分析用一定位數(shù)的二進(jìn)制數(shù)來(lái)表示十進(jìn)制數(shù)碼，字母，符號(hào)等信息稱為編碼。實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分為普通編碼器和優(yōu)先編碼器。普通編碼器任何時(shí)刻只允許一個(gè)輸入有效。特點(diǎn)為“或”邏輯關(guān)系。以普通8—3編碼器為例：(如下圖是普通8—3編碼器真值表)圖3.1普通8—3編碼器真值表其中：輸入8個(gè)互斥的信號(hào)，輸出3位二進(jìn)制代碼3.設(shè)計(jì)原理圖3.2設(shè)計(jì)原理圖4.硬件要求在硬件方面，主要是含有芯片EPM240T100C5的開(kāi)發(fā)板和下載線與電源線。而我們只要用到八個(gè)開(kāi)關(guān)，三個(gè)LED燈（開(kāi)關(guān)是撥碼開(kāi)關(guān)，由于EPM240開(kāi)發(fā)板上沒(méi)有獨(dú)立的LED燈，我們只好用三個(gè)數(shù)碼管a,b,c代替三個(gè)LED燈）。5.源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;entitybianma_3isport(i:instd_logic_vector(7downto0);y:outstd_logic_vector(2downto0));endbianma_3;architectureoneofbianma_3isbeginprocess(i)begincaseiiswhen"00000001"=>y<="000";when"00000010"=>y<="001";when"00000100"=>y<="010";when"00001000"=>y<="011";when"00010000"=>y<="100";when"00100000"=>y<="101";when"01000000"=>y<="110";when"10000000"=>y<="111";whenothers=>y<="000";endcase;endprocess;endone;6.接線圖：圖3.3引腳分配圖（在這里，由于天祥EPM240實(shí)驗(yàn)板上沒(méi)有LED獨(dú)立燈，只好用三個(gè)數(shù)碼管來(lái)表示）7.思考與練習(xí)1）如果用彩燈LED來(lái)代替數(shù)碼管，程序該做如何改動(dòng)？任務(wù)二8—3優(yōu)先編碼器1.任務(wù)要求1）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)優(yōu)先8—3編碼器的程序，輸入是十進(jìn)制0-7，輸出是對(duì)應(yīng)的是三位二進(jìn)制數(shù)，但當(dāng)多個(gè)輸入時(shí)，優(yōu)先輸出大的數(shù)對(duì)應(yīng)的二進(jìn)制數(shù)。2）編寫完程序之后并在開(kāi)發(fā)系統(tǒng)上進(jìn)行硬件測(cè)試。2.任務(wù)分析優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效。設(shè)計(jì)時(shí)所有輸入信號(hào)已按優(yōu)先順序排隊(duì)。其中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，則具有單方面排斥的特性。以8-3優(yōu)先編碼器為例：設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類，I0最低。圖3.38-3優(yōu)先編碼器真值表3.設(shè)計(jì)原理 圖3.4設(shè)計(jì)原理圖4.硬件要求在硬件方面，主要是含有芯片EPM240T100C5的開(kāi)發(fā)板和下載線與電源線。而我們只要用到八個(gè)開(kāi)關(guān)，三個(gè)LED燈（開(kāi)關(guān)是撥碼開(kāi)關(guān)，由于EPM240開(kāi)發(fā)板上沒(méi)有獨(dú)立的LED燈，我們只好用三個(gè)數(shù)碼管a,b,c代替三個(gè)LED燈）。5.源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;entitybianma_3isport(i:instd_logic_vector(7downto0);y:outstd_logic_vector(2downto0));endbianma_3;architectureoneofbianma_3isbeginprocess(i)beginifi(7)='1'theny<="111";elsifi(6)='1'theny<="110";elsifi(5)='1'theny<="101";elsifi(4)='1'theny<="100";elsifi(3)='1'theny<="011";elsifi(2)='1'theny<="010";elsifi(1)='1'theny<="001";elsifi(0)='1'theny<="000";endif;endprocess;endone;6.接線圖：圖3.5引腳分配圖（在這里，由于天祥EPM240實(shí)驗(yàn)板上沒(méi)有LED獨(dú)立燈，只好用三個(gè)數(shù)碼管來(lái)表示）7.思考與練習(xí)1）如果用彩燈LED來(lái)代替數(shù)碼管，程序該做如何改動(dòng)？相關(guān)知識(shí)1進(jìn)程語(yǔ)句（PROCESS） 進(jìn)程語(yǔ)句是VHDL程序中用來(lái)描述硬件電路工作行為的最常用，最基本的語(yǔ)句。進(jìn)程語(yǔ)句本身是并行語(yǔ)句，即一個(gè)結(jié)構(gòu)體中多個(gè)進(jìn)程之間是并行關(guān)系，各個(gè)進(jìn)程之間可以通過(guò)信號(hào)進(jìn)行通信。進(jìn)程內(nèi)部只能使用順序語(yǔ)句。 進(jìn)程語(yǔ)句不是單條語(yǔ)句，而是由順序語(yǔ)句組成的程序結(jié)構(gòu)，其基本格式如下： PROCESS[(敏感信號(hào)表)]IS [進(jìn)程說(shuō)明部分] BEGIN 順序語(yǔ)句 ENDPROCESS； 可見(jiàn)，PROCESS語(yǔ)句是由三個(gè)部分組成的，即進(jìn)程說(shuō)明部分，順序語(yǔ)句描述部分和敏感信號(hào)表。 說(shuō)明部分可以定義一些局部量，包括數(shù)據(jù)類型，變量，常數(shù)，屬性，子程序等，但要注意，在進(jìn)程中不允許定義信號(hào)。 敏感信號(hào)表中需列出用于啟動(dòng)本進(jìn)程的信號(hào)，一旦其中的任意一個(gè)信號(hào)發(fā)生變化，進(jìn)程就被啟動(dòng)，進(jìn)程中的語(yǔ)句就執(zhí)行一遍。注意；一般將進(jìn)程中的所有輸入信號(hào)都列入敏感表中。2．IF語(yǔ)句 IF語(yǔ)句是VHDL中最重要的語(yǔ)句結(jié)構(gòu)之一，它根據(jù)語(yǔ)句中設(shè)置的一種或多和種條件，有選擇地執(zhí)行指定的順序語(yǔ)句。IF語(yǔ)句的基本結(jié)構(gòu)有以下4種： （1）IF條件句THEN 順序語(yǔ)句； ENDIF； （2）IF條件句THEN 順序語(yǔ)句； ELSE 順序語(yǔ)句； ENDIF；（3）IF條件句THEN 順序語(yǔ)句； ELSIF條件句THEN 順序語(yǔ)句； ENDIF；（4）IF條件句THEN IF條件句THEN 順序語(yǔ)句； ENDIF； ENDIF；IF語(yǔ)句中至少要有一個(gè)條件句，條件句必須是BOOLEAN表達(dá)式，即結(jié)果只能是TRUE或FALSE。IF語(yǔ)句根據(jù)條件句的結(jié)果，選擇執(zhí)行其后的順序語(yǔ)句。3．CASE語(yǔ)句CASE語(yǔ)句根據(jù)滿足的條件直接選擇多項(xiàng)順序語(yǔ)句的一項(xiàng)執(zhí)行。 格式如下： CASE表達(dá)式IS WHEN選擇值=>順序語(yǔ)句；“=>”不是操作符，相當(dāng)于THEN的作用 WHEN選擇值=>順序語(yǔ)句; ... ENDCASE； CASE語(yǔ)句執(zhí)行時(shí)，首先計(jì)算表達(dá)式的值，然后選擇條件語(yǔ)句中與之相同的選擇值，執(zhí)行對(duì)應(yīng)的順序語(yǔ)句。條件句的次序是不重要的，它的執(zhí)行更接近于并行方式。選擇值可以有4種不同的表達(dá)方式：?jiǎn)蝹€(gè)普通數(shù)值，如4；數(shù)值選擇范圍，如（2to4），表示取值為2，3或4；并列數(shù)值，如3|5，表示取值為3或者5；混合方式，以上3種方式的組合；使用CASE 語(yǔ)句時(shí)應(yīng)注意；條件句中的選擇值必在表達(dá)式的取值范圍內(nèi)；每一個(gè)選擇值只能出現(xiàn)一次，即可執(zhí)行條件不能有重疊，選擇值要包含表達(dá)式所有可能的取值，否則在最后用“OTHERS”表示。在CASE語(yǔ)句中，OTHERS只能出現(xiàn)一次。且只能作為最后一種條件取值。 CASE語(yǔ)句執(zhí)行中必須選中，且只能選中條件句中的一條，即CASE語(yǔ)句中至少包含一個(gè)條件句。 與IF語(yǔ)句相比，CASE語(yǔ)句的特點(diǎn)是可讀性比較好，它有所有可能出現(xiàn)的情況都列出來(lái)了，可執(zhí)行條件一目了然。 有的邏輯功能既可以用IF語(yǔ)句描述，也可以用CASE語(yǔ)句描述，但有些邏輯CASE語(yǔ)句無(wú)法描述，只能用IF語(yǔ)句描述，這是因?yàn)镮F-THEN-ELSE語(yǔ)句具有條件相與的功能和自動(dòng)將邏輯“—”包括進(jìn)去的功能（“—”有利于邏輯的化簡(jiǎn)），而CASE語(yǔ)句只有條件相或的功能。項(xiàng)目四譯碼器任務(wù)一3—8譯碼器1.設(shè)計(jì)要求1）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)3—8譯碼器的程序，輸入是三位二進(jìn)制數(shù)，輸出是對(duì)應(yīng)的是十進(jìn)制0-7。2）編寫完程序之后并在開(kāi)發(fā)系統(tǒng)上進(jìn)行硬件測(cè)試。2.任務(wù)分析將輸入的二值代碼轉(zhuǎn)換成對(duì)應(yīng)的高低電平信號(hào)，稱為譯碼。它是編碼的反操作。實(shí)現(xiàn)譯碼操作的電稱為譯碼器。譯碼器分二進(jìn)制譯碼器，十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。設(shè)二進(jìn)制譯碼器的輸入端為N個(gè)，則輸出端為2N個(gè)，且對(duì)奕于輸入代碼的每一種 態(tài)，2N個(gè)輸出中只有一個(gè)為1（或?yàn)?），其佘全為0（或?yàn)?）。以3-8譯碼器為例：表4.13-8譯碼器真值表3.設(shè)計(jì)原理圖4.13-8譯碼器設(shè)計(jì)原理4.硬件要求主芯片EPM240T100C5，3個(gè)開(kāi)關(guān)，8個(gè)LED燈。5.源程序（*.vhd）.libraryieee;useieee.std_logic_1164.all;entityyima3_8isport(a:instd_logic_vector(2downto0);y:outstd_logic_vector(7downto0));endyima3_8;architecturebehavofyima3_8isbeginwithaselecty<="00000001"when"000","00000010"when"001","00000100"when"010","00001000"when"011","00010000"when"100","00100000"when"101","01000000"when"110","10000000"when"111","00000000"whenothers;endbehav;6.接線圖圖4.2引腳分配圖（在這里，由于在EMP240天祥板上沒(méi)有8個(gè)LED燈，所以在這里用8段數(shù)碼管代替，每1段數(shù)碼管代表1個(gè)LED燈）7.思考與練習(xí)1）這個(gè)程序只能數(shù)碼管的段顯示，如果用數(shù)碼管顯示對(duì)應(yīng)的數(shù)字呢，該如改動(dòng)？任務(wù)二七段數(shù)碼管顯示譯碼器1.設(shè)計(jì)要求1）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)以下功能的程序：輸入是四位二進(jìn)制數(shù)，輸出是對(duì)應(yīng)的是十進(jìn)制。2）用四個(gè)開(kāi)關(guān)代表四位二進(jìn)制數(shù)，單個(gè)數(shù)碼管顯示對(duì)應(yīng)的十進(jìn)制數(shù)。3）編寫完程序之后并在開(kāi)發(fā)系統(tǒng)上進(jìn)行硬件測(cè)試。2.任務(wù)分析用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字，文字，符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來(lái)的電路，稱為顯示譯碼器。 這種顯示器可用多種發(fā)光器件構(gòu)成。例如半導(dǎo)體發(fā)光二極管，液晶等。 以發(fā)光二極管的七段數(shù)碼管顯示譯碼器為例進(jìn)行說(shuō)明。圖4.3七段數(shù)碼管表4.2七段數(shù)碼顯示譯碼器真值表3.設(shè)計(jì)原理圖4.4七段數(shù)碼管顯示譯碼器原理圖4.硬件要求主芯片EPM240T100C5，4個(gè)開(kāi)關(guān)，1個(gè)共陰七段數(shù)碼管。5源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;entityyimaisport(l:outstd_logic_vector(5downto0);d0,d1,d2,d3:instd_logic;a,b,c,d,e,f,g:outstd_logic);endyima;architecturebehavofyimaissignalm:std_logic_vector(3downto0);signalseg7:std_logic_vector(6downto0);beginl<="011111";m<=d3&d2&d1&d0;withmselectseg7<="0111111"when"0000","0000110"when"0001","1011011"when"0010","1001111"when"0011","1100110"when"0100","1101101"when"0101","1111101"when"0110","0000111"when"0111","1111111"when"1000","1100111"when"1001","1110111"when"1010","0111001"when"1011","0111001"when"1100","1011110"when"1101","1111001"when"1110","1110001"when"1111","0000000"whenothers;g<=seg7(6);f<=seg7(5);e<=seg7(4);d<=seg7(3);c<=seg7(2);b<=seg7(1);a<=seg7(0);endbehav;6.接線圖圖4.5引腳分配圖7.思考與練習(xí)1）如果用兩個(gè)數(shù)碼管顯示0101—1111對(duì)應(yīng)的數(shù)字10—15，該如何操作？2）如果是八位二進(jìn)制的輸入時(shí)，對(duì)應(yīng)顯示十進(jìn)制，該如何寫程序？任務(wù)三六位數(shù)碼管動(dòng)態(tài)掃描顯示電路設(shè)計(jì)與實(shí)現(xiàn)一、目的（1）設(shè)計(jì)6位掃描數(shù)碼管顯示器。（2）將前面完成的六進(jìn)制計(jì)數(shù)器、3-8譯碼器、BCD-七段顯示譯碼器設(shè)計(jì)和24選4多路數(shù)據(jù)開(kāi)關(guān)集成在一起，實(shí)現(xiàn)兩個(gè)6位的掃描數(shù)碼顯示器。（3）學(xué)習(xí)功能集成的設(shè)計(jì)方法。二、教學(xué)提示（1）動(dòng)態(tài)掃描顯示其實(shí)就是利用了時(shí)分原理和人的視覺(jué)暫留現(xiàn)象。（2）6位掃描數(shù)碼顯示器將時(shí)間劃分為6個(gè)掃描周期：周期1→周期2→周期3→周期4→周期5→周期6（3）每個(gè)周期只選通一位數(shù)據(jù)。在周期1顯示第1個(gè)數(shù)碼，周期2顯示第2個(gè)數(shù)碼。在掃描6個(gè)周期后，又重新按順序循環(huán)。如果掃描的速度足夠快，人的感覺(jué)就像6個(gè)數(shù)碼同時(shí)顯示。（4）6位的掃描數(shù)碼顯示器共有6組BCD碼（4位）輸入線、七根七段譯碼輸出線和6根位選通線。進(jìn)入工作過(guò)程時(shí)，先從6組BCD數(shù)據(jù)中選出一組，通過(guò)BCD-七段顯示譯碼器譯碼后輸出，然后選出下一組數(shù)據(jù)譯碼后輸出。數(shù)據(jù)選擇的時(shí)序和順序由六進(jìn)制計(jì)數(shù)器控制。與此同時(shí)，3-8譯碼器產(chǎn)生位選通信號(hào)。三、設(shè)計(jì)要求（1）輸入24選4數(shù)據(jù)開(kāi)關(guān)的VHDL文件，并進(jìn)行仿真；（2）通過(guò)建立一個(gè)頂層電路圖實(shí)現(xiàn)6位動(dòng)態(tài)數(shù)碼管顯示器；（3）應(yīng)用仿真和編程兩種手段調(diào)試設(shè)計(jì)文件；修改電路圖實(shí)現(xiàn)8位動(dòng)態(tài)數(shù)碼管顯示器。四、總結(jié)報(bào)告要求（1）畫(huà)出功能模塊圖，標(biāo)明模塊輸入輸出信號(hào)、連接關(guān)系和接口關(guān)系；（2）打印頂層電路圖；（3）說(shuō)明如何用功能集成的方法完成一個(gè)設(shè)計(jì)。任務(wù)串行連接的七段數(shù)碼管1.設(shè)計(jì)要求1）用VHDL語(yǔ)言設(shè)計(jì)一個(gè)可以實(shí)現(xiàn)以下功能的程序：六個(gè)數(shù)碼管可以同時(shí)工作，顯示不同的數(shù)字。2）編寫完程序之后并在開(kāi)發(fā)系統(tǒng)上進(jìn)行硬件測(cè)試。2.任務(wù)分析串行連接，即每個(gè)數(shù)碼管對(duì)應(yīng)的引腳都連接在一起（如每個(gè)數(shù)碼管的a引腳都接到一起，然后再接到CPLD/FPGA上的一個(gè)引腳上），通過(guò)控制公共端（圖5中的K端）控制相應(yīng)數(shù)碼管的亮、滅（共陰極數(shù)碼管的公共端為高電平時(shí)，LED不亮；共陽(yáng)極的公共端為低電平時(shí)，LED不亮）。串行法的優(yōu)點(diǎn)在于消耗的系統(tǒng)資源少，占用的I/O口少，N個(gè)數(shù)碼管只需要（7＋N）個(gè)引腳（如果需要小數(shù)點(diǎn)，則是（8＋N）個(gè)引腳）。其缺點(diǎn)是控制起來(lái)不如并行法容易。下面給出一個(gè)串行連接的七段數(shù)碼管驅(qū)動(dòng)程序，此例中使用了6個(gè)數(shù)碼管。3.設(shè)計(jì)原理圖4.6設(shè)計(jì)原理圖4.硬件要求主芯片EPM240T100C5，6個(gè)共陰七段數(shù)碼管。5.源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydisplay3isport(clock:instd_logic;numa,numb,numc,numd,nume,numf:inintegerrange0to9;en:outstd_logic_vector(0to5);display:outstd_logic_vector(0to6)--(a~g));end;architecturedecoderofdisplay3issignalcounter:integerrange0to5;beginprocess(clock)variablenum:integerrange0to9;beginifrising_edge(clock)thenifcounter=5thencounter<=0;elsecounter<=counter+1;endif;casecounteriswhen0=>en<="011111";num:=numa;when1=>en<="101111";num:=numb;when2=>en<="110111";num:=numc;when3=>en<="111011";num:=numd;when4=>en<="111101";num:=nume;when5=>en<="111110";num:=numf;whenothers=>en<="000000";num:=0;endcase;casenumiswhen0=>display<="1111110";when1=>display<="0110000";when2=>display<="1101101";when3=>display<="1111001";when4=>display<="0110011";when5=>display<="1011011";when6=>display<="0011111";when7=>display<="1110000";when8=>display<="1111111";when9=>display<="1110011";whenothers=>display<="0000000";endcase;endif;endprocess;end;6.接線圖圖4.7引腳分配圖7.思考與練習(xí)1）如果用這六個(gè)數(shù)碼管同時(shí)顯示123456，程序該怎么改動(dòng)？2）手動(dòng)使得不同時(shí)間亮一個(gè)不同的數(shù)碼管呢（帶使能端的六位數(shù)碼管動(dòng)態(tài)掃描）？3）參考串行連接的七段數(shù)碼管的程序，請(qǐng)寫出并行連接的七段數(shù)碼管程序。（并行連接的七段數(shù)碼管分析：并行連接，即每個(gè)數(shù)碼管都由單獨(dú)的譯碼電路控制，各數(shù)碼管之間除地端GND接在一起外，其余引腳各不相關(guān)。并行法的優(yōu)點(diǎn)是控制簡(jiǎn)單，有幾個(gè)數(shù)碼管就用幾個(gè)譯碼管，不必修改程序，十分簡(jiǎn)便。但當(dāng)系統(tǒng)所需數(shù)碼管較多時(shí)，這種方法既耗資源，又占用較多的I/O口，N個(gè)數(shù)碼管需占用7N個(gè)引腳（若需要小數(shù)點(diǎn)，則是8N個(gè)引腳）。因此，此接法適合于系統(tǒng)中數(shù)碼管數(shù)量不多的應(yīng)用場(chǎng)合。）任務(wù)四十進(jìn)制計(jì)數(shù)器1.設(shè)計(jì)要求運(yùn)用VHDL語(yǔ)言設(shè)計(jì)一個(gè)簡(jiǎn)單的十進(jìn)制計(jì)數(shù)器，用一個(gè)數(shù)碼管顯示0-9；2.任務(wù)分析 簡(jiǎn)單的十進(jìn)制計(jì)數(shù)器相當(dāng)于數(shù)字電子鐘所學(xué)的芯片74LS192等計(jì)數(shù)一樣，主要是對(duì)脈沖的計(jì)數(shù)，并通過(guò)程序里的“譯碼器”輸送給數(shù)碼管，在數(shù)碼管顯示出相應(yīng)的是數(shù)字。3.設(shè)計(jì)原理圖4.8設(shè)計(jì)原理圖4.硬件要求主芯片EPM240T100C5，1個(gè)共陰七段數(shù)碼管。5.源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityjishuisport(clk:instd_logic;l:outstd_logic_vector(5downto0);y:outstd_logic_vector(6downto0));endjishu;architecturebehieveofjishuissignali:integerrange0to9;signalclk_1k:std_logic;beginl<="111110";process(clk)variablecnt1:integerrange0to2000;variablecnt2:integerrange0to12500;beginifclk'eventandclk='1'thenifcnt1=2000thencnt1:=0;ifcnt2=12500thencnt2:=0;clk_1k<=notclk_1k;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;process(clk_1k)begin ifclk_1k'eventandclk_1k='1'thenif(i=9)theni<=0;elsei<=i+1;endif;endif;endprocess;process(i)begincaseiiswhen0=>y<="0111111";when1=>y<="0000110";when2=>y<="1011011";when3=>y<="1001111";when4=>y<="1100110";when5=>y<="1101101";when6=>y<="1111101";when7=>y<="0000111";when8=>y<="1111111";when9=>y<="1101111";endcase;endprocess;endbehieve;6.接線圖圖4.9引腳分配圖7.思考與練習(xí)1）模擬生活中的計(jì)數(shù)器，試著給這個(gè)計(jì)數(shù)器加上工作開(kāi)關(guān)，清零開(kāi)關(guān)，暫停功能，就上面的程序該做何改動(dòng)？2）如果是60進(jìn)制計(jì)數(shù)器呢？相關(guān)知識(shí)簡(jiǎn)單信號(hào)賦值語(yǔ)句賦值目標(biāo)<=表達(dá)式；注意賦值目標(biāo)必須是信號(hào)，兩邊的數(shù)據(jù)類型必須一致。特點(diǎn)：并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行是同時(shí)進(jìn)行的，與書(shū)寫順序無(wú)在。一條并行人號(hào)代入語(yǔ)句實(shí)際上就是一個(gè)進(jìn)程語(yǔ)句的縮寫。條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句的功能與進(jìn)程中的IF語(yǔ)句相似格式:賦值目標(biāo)<=表達(dá)式WHEN賦值條件ELSE–條件信號(hào)賦值語(yǔ)句每一<=表達(dá)式WHEN賦值條件ELSE–子句的結(jié)尾沒(méi)有標(biāo)點(diǎn),…--只有最后一句有分號(hào).<=表達(dá)式;(1).條件信號(hào)賦值語(yǔ)句不能在進(jìn)程中使用(2).條件語(yǔ)句測(cè)試具有順序性,第一子句具有最高賦值優(yōu)先級(jí);(3).執(zhí)行時(shí)按書(shū)寫的先后順序逐條測(cè)定賦值條件,一旦賦值條件為TURE,就立即將表達(dá)式的值賦給賦值目標(biāo).最后一個(gè)表達(dá)式可以不跟條件句,表示以上條件都不滿足時(shí),將此表達(dá)式的值賦予賦值目標(biāo).注意:條件信號(hào)語(yǔ)句允許有重疊現(xiàn)象,這與CASE語(yǔ)句不同.3.選擇信號(hào)賦值語(yǔ)句選擇信號(hào)賦值語(yǔ)句的功能與進(jìn)程中的CASE語(yǔ)句相似格式:WITH選擇表達(dá)式SELECT賦值目標(biāo)信號(hào)<=表達(dá)式WHEN選擇值，--選擇信號(hào)賦值語(yǔ)句的每一表達(dá)式WHEN選擇值，--子句結(jié)尾是逗號(hào)，最后一句…--是分號(hào)；選擇信號(hào)賦值語(yǔ)句不能在進(jìn)程中使用與條件信號(hào)賦值語(yǔ)句不同，選擇值（賦值條件）的測(cè)試不是順序進(jìn)行，而是同時(shí)進(jìn)行的。功能和進(jìn)程中的CASE語(yǔ)句相似，各子句的條件（選擇值）不能有重疊，且必須包容所有的條件。選擇信號(hào)賦值語(yǔ)句也有敏感量，就是WITH旁的選擇表達(dá)式，每當(dāng)選擇表達(dá)式的值發(fā)生變化就啟動(dòng)語(yǔ)句，將選擇表達(dá)式的值與各選擇值進(jìn)行對(duì)比，一旦相符就將對(duì)應(yīng)表達(dá)式的值賦給賦值目標(biāo)。項(xiàng)目五組合邏輯電路設(shè)計(jì)設(shè)計(jì)目的：掌握傳統(tǒng)組合邏輯電路的設(shè)計(jì)方法；掌握與門、非門、或門、或非門、異或門以及與或門等最基本的組合邏輯單元。掌握位選端選取的知識(shí)。任務(wù)一四舍五入判別電路1.設(shè)計(jì)要求：電路基本功能：其輸入為8421BCD碼，要求輸入大于或等于5時(shí)，判別電路輸出為1，反之為0。2.任務(wù)分析。1）組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中無(wú)反饋環(huán)路。組合邏輯電路組合邏輯電路…………I0I1In-1Y0Y1Ym-1輸入輸出圖5.1組合電路簡(jiǎn)圖2）傳統(tǒng)組合邏輯的設(shè)計(jì)方法：電路功電路功能描述真值表邏輯表達(dá)式或卡諾圖最簡(jiǎn)與或表達(dá)邏輯變換邏輯電路圖5.2傳統(tǒng)組合邏輯設(shè)計(jì)步驟圖3.設(shè)計(jì)原理:分析電路功能得出電路真值表；DCBAYDCBAY00000110010001010111001001101101000111010011011111100010111110011010111010101101圖5.3真值表簡(jiǎn)化真值表得出邏輯關(guān)系式:Y=D+AC+BC圖5.4原理圖4.硬件要求：1）主芯片AlteraEPM240T100C5。2）LED彩燈（接輸出，觀察現(xiàn)象）。3）四個(gè)撥碼開(kāi)關(guān)（四位輸入）。4）電源模板。5.參考源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;entityaaisport(a,b,c,d:instd_logic;y:outstd_logic;r:outstd_logic_vector(3downto0));endaa;architecturebehavofaaisbeginr<="1110";y<=dor(aandc)or(bandc);endbehav;6.引腳分配圖5.5引腳分配圖任務(wù)二舉重裁判表決電路1.設(shè)計(jì)要求：1）設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。2杠鈴?fù)耆e上的裁決由每個(gè)裁判按下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。2.任務(wù)分析判定成功有兩個(gè)條件：1）有兩個(gè)或兩個(gè)以上裁判判明成功；2）判明成功的裁判中有一個(gè)為主裁判時(shí)；3.設(shè)計(jì)原理:1）設(shè)主裁判為變量A，副裁判分別為B和C；表明成功與否的燈為Y。分析電路功能得出電路真值表；ABCYABCY00001000001010110100110101101111圖5.6真值表2）簡(jiǎn)化真值表得出邏輯關(guān)系式:Y=AB+AC圖5.7原理圖4.硬件要求：1）主芯片AlteraEPM240T100C5。2）LED彩燈（接輸出，觀察現(xiàn)象）。3）三個(gè)撥碼開(kāi)關(guān)（三位輸入）。4）電源模板。5.參考源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;entityaaisport(a,b,c:instd_logic;y:outstd_logic;r:outstd_logic_vector(3downto0));endaa;architecturebehavofaaisbeginr<="1110";y<=(aandb)or(aandc);endbehav;6.引腳分配圖5.8引腳分配圖任務(wù)三加法器任務(wù)（一）四位加法器1.設(shè)計(jì)要求設(shè)計(jì)一個(gè)四位加法器，要求輸入兩個(gè)4位的二進(jìn)制數(shù)，并考慮低位來(lái)的進(jìn)位，再求得和及進(jìn)位。2.任務(wù)分析能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路和為半加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡(jiǎn)單，但速度較慢，超前進(jìn)位加法器速度較快，但電路復(fù)雜。加法器除用來(lái)實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來(lái)設(shè)計(jì)代碼轉(zhuǎn)換電路，二進(jìn)制減法器和十進(jìn)制加法器等。3.設(shè)計(jì)原理1）設(shè)兩個(gè)四位輸入為a、b，低位進(jìn)位為cin,四位輸出為s,輸出滿值進(jìn)位為cout。根據(jù)電路要求列出真值表a[3..0]b[3..0]cins[3..0]coutab低位進(jìn)位a+b+cin滿值進(jìn)位圖5.9四位加法器真值表2）分析真值表：例：輸入a<=”1001”,b<=”1010”,低位進(jìn)位cin<=’1’(“0001”)，可以得到輸出s<=”0100”,滿值進(jìn)位cout<=’1’。（這里，我們可以將cout看做s(4)）4.硬件要求：1）主芯片AlteraEPM240T100C5。2）8×8矩形點(diǎn)陣（接輸出，觀察現(xiàn)象）。3）八個(gè)撥碼開(kāi)關(guān)，一個(gè)按鍵開(kāi)關(guān)（需要注意的是，按鍵開(kāi)關(guān)在正常情況下為高電平，按下為低電平）。4）電源模板。5.參考源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityaaisport(cint:instd_logic;a,b:instd_logic_vector(3downto0);row1:outstd_logic_vector(7downto0);row2:outstd_logic_vector(2downto0);s:outstd_logic_vector(3downto0);cout:outstd_logic);endaa;architectureoneofaaissignalsint,aa,bb:std_logic_vector(4downto0);beginrow1<="11111110";row2<="000";aa<='0'&a(3downto0);bb<='0'&b(3downto0);sint<=aa+bb+cint;s(3downto0)<=sint(3downto0);cout<=sint(4);end;6.引腳分配圖5.10引腳分配圖任務(wù)（二）8421BCD碼轉(zhuǎn)換為余3碼電路1.設(shè)計(jì)要求設(shè)計(jì)一個(gè)8421BCD碼轉(zhuǎn)換為余3碼電路，要求輸入一個(gè)8421BCD碼，輸出它的余三碼。2.任務(wù)分析輸入8421碼，輸出余3碼。余3碼：8421碼加上常數(shù)3即可得余3碼，即自動(dòng)加上3（0011）。3.設(shè)計(jì)原理1）設(shè)輸入的8421碼為a,輸出的余3碼為s,由邏輯電路功能得出真值表a[3..0]S[3..0]8421碼余3碼圖5.118421BCD碼轉(zhuǎn)余3碼真值表2）得出邏輯關(guān)系表達(dá)式：s=a+“0011”4.硬件要求：1）主芯片AlteraEPM240T100C5。2）8×8矩形點(diǎn)陣（接輸出，觀察現(xiàn)象）。3）四個(gè)撥碼開(kāi)關(guān)。4）電源模板。5.參考源程序（*.vhd）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitybbisport(a:instd_logic_vector(3downto0);row1:outstd_logic_vector(7downto0);row2:outstd_logic_vector(3downto0);s:outstd_logic_vector(3downto0));endbb;architectureoneofbbisbeginrow1<="11111110";row2<="0000";s<=a+"0011";end;6.引腳分配圖5.12引腳分配圖相關(guān)知識(shí)點(diǎn)1、彩燈位選端的選取例：row<=”1110”,y<=’1’,選取的是69位選端的黃燈亮。6969686766（‘0有效’）727071紅黃綠（‘1’有效）圖5.13實(shí)驗(yàn)板彩燈布圖2、點(diǎn)陣的使用及位選端的控制?！瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛瘛?390（高電平有效）（低電平有效）8273圖5.14實(shí)驗(yàn)板點(diǎn)陣分布圖3、簡(jiǎn)單信號(hào)賦值語(yǔ)句賦值目標(biāo)<=表達(dá)式；注意賦值目標(biāo)必須是信號(hào)，兩邊的數(shù)據(jù)類型必須一致。特點(diǎn)：并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行是同時(shí)進(jìn)行的，與書(shū)寫順序無(wú)在。一條并行人號(hào)代入語(yǔ)句實(shí)際上就是一個(gè)進(jìn)程語(yǔ)句的縮寫。4、條件信號(hào)賦值語(yǔ)句條件信號(hào)賦值語(yǔ)句的功能與進(jìn)程中的IF語(yǔ)句相似格式:賦值目標(biāo)<=表達(dá)式WHEN賦值條件ELSE–條件信號(hào)賦值語(yǔ)句每一<=表達(dá)式WHEN賦值條件ELSE–子句的結(jié)尾沒(méi)有標(biāo)點(diǎn),…--只有最后一句有分號(hào).<=表達(dá)式;(1).條件信號(hào)賦值語(yǔ)句不能在進(jìn)程中使用(2).條件語(yǔ)句測(cè)試具有順序性,第一子句具有最高賦值優(yōu)先級(jí);(3).執(zhí)行時(shí)按書(shū)寫的先后順序逐條測(cè)定賦值條件,一旦賦值條件為TURE,就立即將表達(dá)式的值賦給賦值目標(biāo).最后一個(gè)表達(dá)式可以不跟條件句,表示以上條件都不滿足時(shí),將此表達(dá)式的值賦予賦值目標(biāo).注意:條件信號(hào)語(yǔ)句允許有重疊現(xiàn)象,這與CASE語(yǔ)句不同.5、選擇信號(hào)賦值語(yǔ)句選擇信號(hào)賦值語(yǔ)句的功能與進(jìn)程中的CASE語(yǔ)句相似格式:WITH選擇表達(dá)式SELECT賦值目標(biāo)信號(hào)<=表達(dá)式WHEN選擇值，--選擇信號(hào)賦值語(yǔ)句的每一表達(dá)式WHEN選擇值，--子句結(jié)尾是逗號(hào)，最后一句…--是分號(hào)；選擇信號(hào)賦值語(yǔ)句不能在進(jìn)程中使用與條件信號(hào)賦值語(yǔ)句不同，選擇值（賦值條件）的測(cè)試不是順序進(jìn)行，而是同時(shí)進(jìn)行的。功能和進(jìn)程中的CASE語(yǔ)句相似，各子句的條件（選擇值）不能有重疊，且必須包容所有的條件。選擇信號(hào)賦值語(yǔ)句也有敏感量，就是WITH旁的選擇表達(dá)式，每當(dāng)選擇表達(dá)式的值發(fā)生變化就啟動(dòng)語(yǔ)句，將選擇表達(dá)式的值與各選擇值進(jìn)行對(duì)比，一旦相符就將對(duì)應(yīng)表達(dá)式的值賦給賦值目標(biāo)。項(xiàng)目六時(shí)序邏輯電路設(shè)計(jì)設(shè)計(jì)目的：1.掌握觸發(fā)器的設(shè)計(jì)以及應(yīng)用；2．掌握分頻的應(yīng)用；任務(wù)一觸發(fā)器任務(wù)（一）邊沿D觸發(fā)器1.設(shè)計(jì)要求設(shè)計(jì)一個(gè)邊沿D觸發(fā)器，以開(kāi)關(guān)輸入初值，以彩燈的亮滅反映輸出的變化。2.任務(wù)分析觸發(fā)器：（Flip-Flop）能存儲(chǔ)一位二進(jìn)制信號(hào)的基本單元，用FF表示。觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件。D觸發(fā)器的特點(diǎn)：1）有兩個(gè)穩(wěn)定的狀態(tài)，用0和1表示；2）輸入信號(hào)可以改變其狀態(tài)，且輸入信號(hào)撤銷后，其改變后的狀態(tài)可保留下來(lái)。邊沿觸發(fā)器：次態(tài)只取決于時(shí)鐘信號(hào)的上升沿（或下降沿）達(dá)到時(shí)刻的輸入信號(hào)的狀態(tài)。3.設(shè)計(jì)原理列出邊沿D觸發(fā)器的特性表表6.1邊沿D觸發(fā)器特性表圖6.1邊沿D觸發(fā)器狀態(tài)圖4.硬件要求：1）主芯片AlteraEPM240T100C5。2）LED彩燈（接輸出，觀察現(xiàn)象）。3）1個(gè)撥碼開(kāi)關(guān)。4）電源模板和晶振模塊（實(shí)驗(yàn)板配有50MH晶振，12號(hào)引腳為脈沖輸出口）。5.參考源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityaaisport(cp,d:instd_logic;u:outstd_logic_vector(3downto0);q:bufferstd_logic);endaa;architectureoneofaaissignalcp1:std_logic;beginu<="0111";process(cp)0.5hz,2svariablecnt1:integerrange0to20000;variablecnt2:integerrange0to2500;beginifcp'eventandcp='1'thenifcnt1=20000thencnt1:=0;ifcnt2=2500thencnt2:=0;cp1<=notcp1;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;process(cp1,d)beginifcp1'eventandcp1='1'then上升沿有效q<=d;endif;endprocess;endone;6.引腳分配圖6.2引腳分配圖7.思考與練習(xí)1）為什么要進(jìn)行分頻？任務(wù)（二）邊沿JK觸發(fā)器1.設(shè)計(jì)原理列出邊沿JK觸發(fā)器的特性表表6.2邊沿JK觸發(fā)器的特性表圖6.3邊沿JK觸發(fā)器的狀態(tài)圖2.硬件要求：1）主芯片AlteraEPM240T100C5。2）LED彩燈（接輸出，觀察現(xiàn)象）。3）1個(gè)撥碼開(kāi)關(guān)。4）電源模板和晶振模塊（實(shí)驗(yàn)板配有50MH晶振，12號(hào)引腳為脈沖輸出口）。3.參考源程序libraryieee;useieee.std_logic_1164.all;entityaaisport(cp,j,k:instd_logic;u:outstd_logic_vector(3downto0);q:bufferstd_logic);endaa;architectureoneofaaissignalcp1:std_logic;beginu<="1110";process(cp)0.5hz,2svariablecnt1:integerrange0to20000;variablecnt2:integerrange0to2500;beginifcp'eventandcp='1'thenifcnt1=20000thencnt1:=0;ifcnt2=2500thencnt2:=0;cp1<=notcp1;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;process(cp1,j,k)beginifcp1'eventandcp1='0'then下降沿有效ifj='1'andk='0'thenq<='1';elsifj='0'andk='1'thenq<='0';elsifj='1'andk='1'thenq<=notq;endif;endif;endprocess;endone;4.引腳分配圖6.4引腳分配圖任務(wù)二單向移位寄存器設(shè)計(jì)資料：在數(shù)字電路中，用來(lái)存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來(lái)構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，存放N位二進(jìn)制代碼的寄存器，需由N個(gè)觸發(fā)器來(lái)構(gòu)成。按照功能的不同，可將寄存器分為基本寄存器和移位寄存兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時(shí)也能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移可左移，數(shù)據(jù)既可以并行輸入，并行輸出；也可以串行輸入，串行輸出；還可以并行輸入，串行輸出；串行輸入，并行輸出；十分靈活，用途也很廣。1.設(shè)計(jì)要求結(jié)合點(diǎn)陣來(lái)體現(xiàn)數(shù)據(jù)移位的現(xiàn)象，移位的時(shí)間間隔為1s。設(shè)一個(gè)開(kāi)關(guān)，當(dāng)開(kāi)關(guān)閉合時(shí)，可以用4個(gè)開(kāi)關(guān)設(shè)定移位的初值。當(dāng)開(kāi)關(guān)打開(kāi)時(shí)，點(diǎn)陣移位（即數(shù)據(jù)移位）。2.任務(wù)分析單向移位寄存器具有以下主要特點(diǎn)：1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。2）N個(gè)單向移位寄存器可以寄存N位二進(jìn)制代碼。N個(gè)CP脈沖即可完成串行輸入工作，此后可從Q0~Qn-1端獲得并行的N位二進(jìn)制數(shù)碼，再用N個(gè)脈沖又可以實(shí)現(xiàn)串行輸出操作。3）若串行輸入端狀態(tài)為0，剛N個(gè)CP脈沖后，寄存器便被清零。以四位右移位寄存器為例：表6.3右移移位寄存器特性表3.設(shè)計(jì)原理移位寄存器輸出數(shù)據(jù)移位的體現(xiàn)：點(diǎn)陣，可用點(diǎn)陣上的LED燈亮滅轉(zhuǎn)換來(lái)表現(xiàn)數(shù)據(jù)移位。拓展：數(shù)據(jù)的移位用數(shù)碼管來(lái)顯示，例如：輸出為“0001”時(shí)，數(shù)碼管對(duì)應(yīng)顯示字形0001，數(shù)據(jù)移位，字形跟著改變。4.硬件要求：1）主芯片AlteraEPM240T100C5。2）8×8矩形點(diǎn)陣（接輸出，觀察現(xiàn)象）。3）五個(gè)撥碼開(kāi)關(guān)。（一個(gè)控制開(kāi)關(guān)，四個(gè)賦值調(diào)節(jié)開(kāi)關(guān)）4）電源模板和晶振模塊（實(shí)驗(yàn)板配有50MH晶振，12號(hào)引腳為脈沖輸出口）。5.參考源程序libraryieee;libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityaaisport(cp:instd_logic;k:instd_logic;q:instd_logic_vector(3downto0);n1:outstd_logic_vector(7downto0);b:bufferstd_logic_vector(3downto0);p:outstd_logic_vector(3downto0));endaa;architectureoneofaaissignalcp1:std_logic;beginn1<="11111110";p<="0000";脈沖分頻process(cp)--1hzvariablecnt1:integerrange0to10000;variablecnt2:integerrange0to2500;beginifcp'eventandcp='1'thenifcnt1=10000thencnt1:=0;ifcnt2=2500thencnt2:=0;cp1<=notcp1;elsecnt2:=cnt2+1;endif;elsecnt1:=cnt1+1;endif;endif;endprocess;process(k,cp1,q)variabledd:std_logic_vector(3downto0);beginifk='1'thenb<=q;elsifcp1'eventandcp1='1'thendd(2downto0):=b(3downto1);b<=dd;endif;endprocess;endone;6.引腳分配圖6.5引腳分配圖7.思考與練習(xí)1）怎樣讓移位循環(huán)？2）以數(shù)碼管的形式顯示字形，并移位。（提示：1、數(shù)碼管的動(dòng)態(tài)掃描；2、基本字形‘0’、‘1’的字形代碼；）參考：libraryieee;useieee.std_logic_1164.all;useieee.std