存儲(chǔ)器設(shè)計(jì)課件

第十章存儲(chǔ)器設(shè)計(jì)第一節(jié)簡(jiǎn)介第二節(jié)動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM第三節(jié)靜態(tài)隨機(jī)存儲(chǔ)器SRAM第四節(jié)只讀存儲(chǔ)器ROM第五節(jié)非易失存儲(chǔ)器NVM第十章存儲(chǔ)器設(shè)計(jì)第一節(jié)簡(jiǎn)介1第一節(jié)簡(jiǎn)介一、存儲(chǔ)器的分類(lèi)二、存儲(chǔ)器的總體結(jié)構(gòu)三、存儲(chǔ)器的時(shí)序第一節(jié)簡(jiǎn)介一、存儲(chǔ)器的分類(lèi)2一、存儲(chǔ)器的分類(lèi)一、存儲(chǔ)器的分類(lèi)3隨機(jī)存取存儲(chǔ)器RAMRandomAccessMemory可以進(jìn)行寫(xiě)入和讀出的半導(dǎo)體存儲(chǔ)器數(shù)據(jù)在斷電后消失，具有揮發(fā)性只讀存儲(chǔ)器ROMReadOnlyMemory專(zhuān)供讀出用的存儲(chǔ)器，一般不具備寫(xiě)入，或只能特殊條件下寫(xiě)入。數(shù)據(jù)在斷電后仍保持，具有非揮發(fā)性。隨機(jī)存取存儲(chǔ)器RAM可以進(jìn)行寫(xiě)入和讀出的半導(dǎo)體存儲(chǔ)器只讀存4L1CacheL2/L3CacheMainMemoryHardDiskDriveCPU現(xiàn)代計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器體系結(jié)構(gòu)DRAML3，MainMemorySRAMCache(L1,L2)L1L2/L3MainMemoryHardDiskDr5存儲(chǔ)器集成電路可讀寫(xiě)存儲(chǔ)器RWM非易失讀寫(xiě)存儲(chǔ)器NVRWM只讀存儲(chǔ)器ROM隨機(jī)存取非隨機(jī)存取

存儲(chǔ)器集成電路可讀寫(xiě)存儲(chǔ)器RWM非易失讀寫(xiě)存儲(chǔ)器NVRW6二、存儲(chǔ)器的總體結(jié)構(gòu)二、存儲(chǔ)器的總體結(jié)構(gòu)7第十章-存儲(chǔ)器設(shè)計(jì)-課件8三、存儲(chǔ)器的時(shí)序RWM的時(shí)序三、存儲(chǔ)器的時(shí)序RWM的時(shí)序9第二節(jié)DRAMDRAM的結(jié)構(gòu)ITICDRAM的工作原理ITICDRAM的設(shè)計(jì)DRAM的總體結(jié)構(gòu)DRAM的外圍電路第二節(jié)DRAMDRAM的結(jié)構(gòu)10DRAM的結(jié)構(gòu)DRAM的結(jié)構(gòu)11ITICDRAM的結(jié)構(gòu)存儲(chǔ)電容的上極板poly接VDD，保證硅中形成反型層存儲(chǔ)電容下極板上電位的不同決定了存儲(chǔ)信息，0，1ITICDRAM的結(jié)構(gòu)存儲(chǔ)電容的上極板poly接VDD，保12DRAM動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器由于存儲(chǔ)在電容中的電荷會(huì)泄露，需要刷新。DRAM動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器由于存儲(chǔ)在電容中的電荷會(huì)泄露13ITICDRAM的工作原理x存儲(chǔ)電容Cs＝A（COX＋Cj）寫(xiě)信息（字線）WL為高，M1導(dǎo)通，BL（位線）對(duì)電容充放電，寫(xiě)1時(shí)有閾值損失存信息：WL為低，M1關(guān)斷，信號(hào)存在Cs上。由于pn結(jié)有泄漏，所存信息不能長(zhǎng)期穩(wěn)定保存，一般要求保持時(shí)間內(nèi)，所存高電平下降不小于20％，否則刷新讀信息：WL為高，M1導(dǎo)通，所存電荷在Cs和位線上再分配，讀出信號(hào)微弱，而且是‘破壞性’的。ITICDRAM的工作原理x存儲(chǔ)電容寫(xiě)信息（字線）WL為高14ITICDRAM讀信息時(shí)的電荷分配Cs存“1”時(shí)M1未開(kāi)啟時(shí)Cs上存的電荷為Qs1＝CsVs1BL被預(yù)充到VR，其上的電荷為QB1＝CBLVRM1導(dǎo)通后，Cs與CBL間電荷再分配，但總電荷不變結(jié)果BL上的電位為VB1同理，Cs存“0”時(shí)BL上的電位VB0讀出電路必須分辯的電位差對(duì)于大容量DRAM，CBL遠(yuǎn)大于Cs，一般十幾倍，因此DRAM的讀出信號(hào)VB很微弱，需要使用靈敏放大器（SA）問(wèn)題：1、電荷再分配破壞了Cs原先存的信息2、讀出信號(hào)非常微弱T<1電荷傳輸效率ITICDRAM讀信息時(shí)的電荷分配Cs存“1”時(shí)同理，Cs15ITICDRAM的設(shè)計(jì)存儲(chǔ)單元設(shè)計(jì)目標(biāo)高密度，提高存儲(chǔ)容量，減小單元面積提高性能，盡量增大T，以降低讀出電路的要求減小單元面積減小Cs，下限由讀出電路最小可分辯的電壓Vsense決定提高性能增大T減小CBL，增加Cs例由Vsense估算Cs的下限通常Vsense為百毫伏存儲(chǔ)電容Cs＝A（COX＋Cj）不可能簡(jiǎn)單地通過(guò)增大面積A提高性能，只能改變Cs結(jié)構(gòu)－A提高CoxCs結(jié)構(gòu)：槽型(Trench)結(jié)構(gòu)疊層(Stack)結(jié)構(gòu)ITICDRAM的設(shè)計(jì)存儲(chǔ)單元設(shè)計(jì)目標(biāo)高密度，提高存儲(chǔ)容量16槽型(Trench)結(jié)構(gòu)先做電容，后形成器件、電路槽型(Trench)結(jié)構(gòu)先做電容，后形成器件、電路17先做器件，后形成電容，沒(méi)有pn結(jié)電容泄漏減少疊層(Stack)結(jié)構(gòu)先做器件，后形成電容，沒(méi)有pn結(jié)電容疊層(Stack)結(jié)構(gòu)18第十章-存儲(chǔ)器設(shè)計(jì)-課件19第十章-存儲(chǔ)器設(shè)計(jì)-課件20靈敏再生放大器senseamplifier作用：1、放大從單元讀出的微弱信號(hào)2、讀出內(nèi)容寫(xiě)回單元，恢復(fù)原先的存儲(chǔ)信號(hào)讀出時(shí)：BL、！BL被預(yù)充到VR。M1導(dǎo)通后，Cs與CBL間電荷再分配SA兩側(cè)的信號(hào)差為讀1讀0SA雙穩(wěn)電路，把微小信號(hào)差放大，使一側(cè)上升為高，一側(cè)下降為低，WL有效期間，寫(xiě)回到存儲(chǔ)單元，該過(guò)程發(fā)生在與所選WL相連的所有單元上靈敏再生放大器作用：1、放大從單元讀出的微弱信號(hào)讀出時(shí)：SA21讀前的預(yù)充時(shí)，BL，!BL,SAP、SAN均預(yù)充到VR，MOSFET全部截止讀出時(shí)，SA工作，SAP來(lái)一個(gè)正脈沖，從VR上升到VDD，SAN來(lái)一個(gè)負(fù)脈沖，從VR下降到GND。nMOS和pMOS導(dǎo)通。VBL>V!BLVBL最后穩(wěn)定在（VDD）SAPV！BL最后穩(wěn)定在（GND）SANVBL<V!BLVBL最后穩(wěn)定在（GND）SANV！BL最后穩(wěn)定在（VDD）SAP放大后的電平讀出，并寫(xiě)回CsSA越靈敏，可分辯的信號(hào)差越小，抗干擾能力越差，各種干擾引起的信號(hào)差也會(huì)被放大－避免干擾要求SA中的器件對(duì)稱(chēng)，否則靈敏度下降，器件參數(shù)對(duì)稱(chēng)縮小版圖面積也重要讀前的預(yù)充時(shí)，BL，!BL,SAP、SAN均預(yù)充到VR，MO22虛單元Dummycell作用：避免字線對(duì)位線的干擾選中單元一側(cè)，WL信號(hào)通過(guò)Cgd耦合到位線上未選中單元一側(cè)的位線上沒(méi)有這種耦合信號(hào)產(chǎn)生干擾信號(hào)差，引起SA誤動(dòng)作SA兩側(cè)的位線上各增加一個(gè)虛單元，讀時(shí)，除選中實(shí)單元外，使SA另一側(cè)的虛單元也選中字線與位線之間的耦合信號(hào)在SA兩側(cè)都產(chǎn)生，SA只放大差分信號(hào)，于是消除了字線干擾。虛單元作用：避免字線對(duì)位線的干擾產(chǎn)生干擾信號(hào)差，引起SA誤動(dòng)23虛單元設(shè)置方案Dummycell半電荷法BL都預(yù)充到VDD，設(shè)計(jì)虛單元電容CD＝1/2Cs,早期方案，存在非功耗、Cs漏電、MOS閾值引起的問(wèn)題等半電壓法設(shè)計(jì)虛單元電容CD和Cs完全一樣，BL都預(yù)充到VR，虛單元也預(yù)充到VR讀時(shí)虛單元一側(cè)的位線電平始終為VR使SA兩側(cè)的信號(hào)差相同則VR=1/2(Vs1+Vs0),若使Vs1、Vs0分別為VDD和GND則VR選為1/2VDD虛單元設(shè)置方案半電荷法BL都預(yù)充到VDD，設(shè)計(jì)虛單元電容CD24位線的布置SA的布置開(kāi)式位線Openbitlines折疊位線FoldedbitlinesBL1BL2BL3BL4BL1BL2BL3BL4BL1BL1BL2BL2開(kāi)式位線－每根字線只穿過(guò)SA的一側(cè)的位線，耦合噪聲影響大折疊位線－每根字線穿過(guò)SA的兩側(cè)的位線，使耦合噪聲成為共模信號(hào)，減少耦合噪聲影響位線的布置開(kāi)式位線BL1BL2BL3BL4BL1BL2BL325總體結(jié)構(gòu)行Row（字線WL）、列column（位線BL）的地址線公用，分時(shí)送入。減少封裝管腳數(shù)地址緩沖器行、列譯碼器SA存儲(chǔ)單元數(shù)據(jù)輸入、輸出緩沖器時(shí)鐘及控制電路總體結(jié)構(gòu)行Row（字線WL）、列column（位線BL）的地26分時(shí)送地址RAS控制行地址輸入，CAS控制列地址輸入，先送行地址DRAM的速度主要由讀信號(hào)的時(shí)間決定分時(shí)送地址RAS控制行地址輸入，CAS控制列地址輸入，先送行27DRAM單元及其控制電路的結(jié)構(gòu)包括半VDD、折疊位線、靈敏放大器DRAM單元及其控制電路的結(jié)構(gòu)28DRAM的工作模式根據(jù)工作時(shí)對(duì)時(shí)鐘的依賴(lài)關(guān)系分異步模式asynchronousmodeDRAM的讀寫(xiě)操作由控制信號(hào)RAS、CAS控制。速度較慢同步模式synchronousmodeDRAM的讀寫(xiě)操作由時(shí)鐘控制，控制信號(hào)RAS、CAS起觸發(fā)的作用。能夠提高速度異步模式SinglebitreadSBRPagemodeFPM(fast)快速翻頁(yè)尋址模式利用RAS和CAS信號(hào)對(duì)第1位尋址后，后續(xù)尋址采用觸發(fā)CAS信號(hào)，改變列地址尋址25MHz,16MExtendeddata-outEDO擴(kuò)展數(shù)據(jù)輸出模式使數(shù)據(jù)有效時(shí)間延長(zhǎng)的工作模式，即在CAS信號(hào)預(yù)充期間數(shù)據(jù)信號(hào)仍保持有效,50MHz,16-64MDRAM的工作模式根據(jù)工作時(shí)對(duì)時(shí)鐘的依賴(lài)關(guān)系分異步模式as29RASCASaddressRA1CA1RA2CA2data1data2dataSBRDRAM在RAS變低后開(kāi)始操作RASCASaddressRA1CA1CA2data1data2dataFPM利用RAS和CAS信號(hào)對(duì)第1位尋址后，后續(xù)尋址采用觸發(fā)CAS信號(hào)，改變列地址尋址RASCASaddressRA1CA1CA2data1data2dataEDO使數(shù)據(jù)有效時(shí)間延長(zhǎng)，即在CAS信號(hào)預(yù)充期間數(shù)據(jù)信號(hào)仍保持有效，為外部電路留時(shí)間RASCASaddressRA1CA1RA2CA2data130同步模式synchronousmodeDRAM的讀寫(xiě)操作由時(shí)鐘控制，控制信號(hào)RAS、CAS起觸發(fā)的作用。利用系統(tǒng)時(shí)鐘發(fā)送數(shù)據(jù)同步模式DDRDualdatarate同步模式synchronousmodeDRAM的讀31DRAM的刷新DRAM的泄漏電流由于pn結(jié)有泄漏，所存信息不能長(zhǎng)期穩(wěn)定保存，一般要求保持時(shí)間內(nèi)，所存高電平下降不小于20％，否則刷新。利用讀操作時(shí)，SA的再生功能，對(duì)所有的DRAM單元讀一遍。DRAM的刷新DRAM的泄漏電流由于pn結(jié)有泄漏，所存信息不32刷新封鎖輸入地址信號(hào)、讀寫(xiě)信號(hào)，內(nèi)部控制下逐行讀用刷新周期數(shù)/刷新間隔時(shí)間描述同步刷新異步刷新刷新封鎖輸入地址信號(hào)、讀寫(xiě)信號(hào)，內(nèi)部控制下逐行讀33DRAM的外圍電路譯碼電路地址緩沖器行、列譯碼器數(shù)據(jù)輸入、輸出緩沖器時(shí)鐘及控制電路對(duì)輸入的N位地址進(jìn)行譯碼，決定所選擇的單元位置。如10位行地址，可選擇1024個(gè)字線WL(0)=!A9!A8!A7!A6!A5!A4!A3!A2!A1!A0…WL(1024)=A9A8A7A6A5A4A3A2A1A0利用與非門(mén)DRAM的外圍電路譯碼電路地址緩沖器對(duì)輸入的N位地址進(jìn)行譯碼34!A0A0!A1A1WL0prechargeWL1WL2WL3動(dòng)態(tài)譯碼器!A0A0!A1A1WL0prechargeWL1WL2WL35分級(jí)譯碼分級(jí)譯碼36分級(jí)譯碼、字線電平位移前級(jí)行譯碼分組進(jìn)行主行譯碼動(dòng)態(tài)CMOS字線驅(qū)動(dòng)電平位移利用自舉電路抬高至Vpp分級(jí)譯碼、字線電平位移前級(jí)行譯碼主行譯碼字線驅(qū)動(dòng)利用自舉電路37由于寫(xiě)1時(shí)有閾值損失，需要采取措施抬高字線電平對(duì)電容充電使一端到Vdd–在信號(hào)跳變時(shí)另一端將大于VDD–需要大電容由于寫(xiě)1時(shí)有閾值損失，需要采取措施抬高字線電平對(duì)電容充電使一38半電壓產(chǎn)生電路數(shù)據(jù)輸入、輸出緩沖器雙向三態(tài)單元設(shè)計(jì)使VB＝VDD/2半電壓產(chǎn)生電路數(shù)據(jù)輸入、輸出緩沖器設(shè)計(jì)使39大容量時(shí)按塊布置好處：1.塊內(nèi)連線縮短2.逐塊激活塊尋址，節(jié)省功耗大容量時(shí)按塊布置好處：40第三節(jié)SRAMSRAM的結(jié)構(gòu)SRAM的工作原理SRAM的外圍電路第三節(jié)SRAMSRAM的結(jié)構(gòu)41SRAM的結(jié)構(gòu)SRAM的結(jié)構(gòu)426管SRAM保存時(shí)，WL為低，M5，M6截止。若存0，則Q＝0，!Q=1=VDD。M2導(dǎo)通，M1截止使!Q維持VDD。M4截止，M3導(dǎo)通使Q維持0。信息長(zhǎng)期保存，直到斷電。若存1，則Q＝1=VDD，!Q=0。M2截止，M1導(dǎo)通使!Q維持0。M4導(dǎo)通，M3截止使Q維持1。信息長(zhǎng)期保存，直到斷電。由于采用了CMOS結(jié)構(gòu)，消除了電源與地之間的直流通路，節(jié)省功耗6管SRAM保存時(shí)，WL為低，M5，M6截止。若存0，則Q＝43SRAM讀操作讀操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位線BL，!BL預(yù)充到高電平。若讀1，BL保持VDD，!BL通過(guò)導(dǎo)通的M1、M5放電，使!BL上的電位下降。若讀0，！BL保持VDD，BL通過(guò)導(dǎo)通的M3、M6放電，使BL上的電位下降。SRAM讀1在兩側(cè)位線上形成電位差讀‘1’>0讀‘0’<0為提高速度并不等一側(cè)位線下降為低電平，而是只要位線間建立一定的信號(hào)差就送讀出放大器，放大輸出。需要靈敏放大器，不用再生SRAM讀操作讀操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位44SRAM寫(xiě)操作寫(xiě)操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位線BL，!BL準(zhǔn)備好待寫(xiě)入的信號(hào)。寫(xiě)1，BL＝1＝VDD，寫(xiě)0，BL＝0。BL、!BL通過(guò)M6、M5對(duì)Q、!Q強(qiáng)迫充放電，與單元內(nèi)原先存儲(chǔ)的狀態(tài)無(wú)關(guān)。寫(xiě)操作結(jié)束后，雙穩(wěn)單元將信息保存。SRAM寫(xiě)0SRAM寫(xiě)操作寫(xiě)操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位45SRAM靜態(tài)隨機(jī)存取存儲(chǔ)器工作原理不需要刷新。SRAM靜態(tài)隨機(jī)存取存儲(chǔ)器工作原理不需要刷新。46VDDGNDQQWLBLBLM1M3M4M2M5M66TSRAMVDDGNDQQWLBLBLM1M3M4M2M5M66TS47電流鏡負(fù)載CMOS差分放大器v1v2作用提高讀出速度。放大微小的電壓差。差分輸入信號(hào)Vin＝v1－v2，放大后產(chǎn)生的差分輸出電流為iout＝i1－i2i1i2IsVout＝RLiout是M1，M2的導(dǎo)電因子要求：M4，M5完全對(duì)稱(chēng)。M1,M2完全對(duì)稱(chēng)為了在提高靈敏度的同時(shí)，又能抗干擾，有時(shí)采用二級(jí)放大電流鏡負(fù)載CMOS差分放大器v1v2作用提高讀出速度。放大微48SRAM及其外圍電路位線負(fù)載晶體管列選擇靈敏放大器（列公用）數(shù)據(jù)讀寫(xiě)電路SRAM及其外圍電路位線負(fù)載晶體管列選擇靈敏放大器（列公用49SRAM中的地址探測(cè)技術(shù)提高速度、節(jié)省功耗利用地址變化探測(cè)電路，一旦地址變化，產(chǎn)生ATD信號(hào)，并用ATD觸發(fā)其它時(shí)鐘及控制信號(hào)開(kāi)始讀/寫(xiě)操作。使SRAM工作于異步模式，按需操作，不必受同步時(shí)鐘的控制。ATD為正脈沖時(shí)，SRAM開(kāi)始工作SRAM中的地址探測(cè)技術(shù)提高速度、節(jié)省功耗ATD為正脈沖時(shí)，50結(jié)構(gòu)與原理第四節(jié)只讀存儲(chǔ)器（ROM)分為掩膜式編程式可擦寫(xiě)式掩膜和編程式ROM的結(jié)構(gòu)結(jié)構(gòu)與原理第四節(jié)只讀存儲(chǔ)器（ROM)分為掩膜和編程式ROM的51NORROM選中的行Ri為高電平，其余維持低無(wú)nMOS的存“1”有nMOS的存“0”NORROM選中的行Ri為高電平，其余維持低52ROM的編程方式離子注入掩膜版編程通過(guò)離子注入產(chǎn)生增強(qiáng)和耗盡型MOSFET，用這兩種晶體管表示所存的信息。有源區(qū)掩膜版編程通過(guò)有源區(qū)是否跨越多晶硅行線區(qū)分是否形成MOSFET。引線孔掩膜版編程通過(guò)MOSFET的漏是否有接地的引線孔，來(lái)區(qū)分所存的信息。ROM的編程方式離子注入掩膜版編程53第十章-存儲(chǔ)器設(shè)計(jì)-課件54第十章-存儲(chǔ)器設(shè)計(jì)-課件55ROM及其外圍電路ROM及其外圍電路56第五節(jié)非易失存儲(chǔ)器NVM作為可編程、可擦除的ROM，需要滿(mǎn)足的基本條件：編程時(shí)間短（<<1秒）、編程信息保存時(shí)間長(zhǎng)（大于10年）第五節(jié)非易失存儲(chǔ)器NVM作為可編程、可擦除的ROM，需要57浮柵存儲(chǔ)器的結(jié)構(gòu)示意圖結(jié)構(gòu)和信息存儲(chǔ)原理利用浮柵上是否存在電荷來(lái)表示“0”和“1”利用溝道閾值電壓不同區(qū)分信息“0”和“1”CONTROLGATEFLOATINGGATEDRAINSOURCE電可擦寫(xiě)的ROM浮柵存儲(chǔ)器的結(jié)構(gòu)示意圖結(jié)構(gòu)和信息存儲(chǔ)原理利用浮柵上是否存在電58IMEPKU浮柵存儲(chǔ)器單元未編程時(shí)所有單元存儲(chǔ)信息“1”存儲(chǔ)信息的編程（寫(xiě)“0”）：向浮柵中注入電子存儲(chǔ)信息的擦除：從浮柵中排出電子注入電子編程的時(shí)間要很短注入到浮柵中的電子在不擦除時(shí)能夠長(zhǎng)時(shí)間停留（大于十年）因此對(duì)浮柵的的電子注入和擦除過(guò)程具有不對(duì)稱(chēng)特性由于對(duì)可編程、可擦除的ROM，要求：IMEPKU浮柵存儲(chǔ)器單元未編程時(shí)所有單元存儲(chǔ)信息“159IMEPKU熱電子注入隧穿注入IMEPKU熱電子注入60Floating-gateAvalanche-injectionMOS浮柵雪崩注入MOSEPROM可以逐位寫(xiě)Floating-gateAvalanche-inject61浮柵雪崩注入MOS浮柵上存負(fù)電荷的pMOS閾值低，足夠多將導(dǎo)通，表示存1，否則存0擦除時(shí)用光，擦1。寫(xiě)入時(shí)需要很高的電壓。浮柵雪崩注入MOS浮柵上存負(fù)電荷的pMOS閾值低，足夠多將導(dǎo)62浮柵隧道氧化層MOSFloating-GateTunnelOxide(FLOTOX)EEPROM浮柵上沒(méi)有電荷時(shí)對(duì)應(yīng)的閾值電壓為Vtn0，示存0浮柵上有電荷時(shí)對(duì)應(yīng)的閾值電壓為Vtn1，示存1Vtn1=Vtn0－QF/CFVtn1>Vtn0讀操作時(shí)，WL上的偏壓VR滿(mǎn)足Vtn1>VR>Vtn0浮柵隧道氧化層MOSFloating-GateTunnel63Floating-GateTunnelOxide(FLOTOX)擦寫(xiě)時(shí)WL接高電平，BL接低電平，其它字線接低電平，位線接高電平。低高高高高Floating-GateTunnelOxide(FL64閃存結(jié)構(gòu)與EEPROM相同，是單管結(jié)構(gòu)，編程和擦除是以模塊形式進(jìn)行閃存結(jié)構(gòu)與EEPROM相同，是單管結(jié)構(gòu)，編程和擦除是以模塊形65FlashEEPROM存儲(chǔ)器編程方式與EPROM相同，采用熱電子注入擦除方式采用FN隧穿機(jī)制浮柵氧化層厚度約10nmT型單元FlashEEPROM結(jié)構(gòu)FlashEEPROM存儲(chǔ)器編程方式與EPROM相同，采66DINOR（分割位線的或非結(jié)構(gòu)）

寫(xiě)（編程）將選中單元的閾值電壓Vth設(shè)置為低，擦除操作把所選扇區(qū)的單元管的閾值電壓Vth設(shè)置為高

DINOR（分割位線的或非結(jié)構(gòu)）寫(xiě)（編程）將選中單元的閾值67第十章存儲(chǔ)器設(shè)計(jì)第一節(jié)簡(jiǎn)介第二節(jié)動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM第三節(jié)靜態(tài)隨機(jī)存儲(chǔ)器SRAM第四節(jié)只讀存儲(chǔ)器ROM第五節(jié)非易失存儲(chǔ)器NVM第十章存儲(chǔ)器設(shè)計(jì)第一節(jié)簡(jiǎn)介68第一節(jié)簡(jiǎn)介一、存儲(chǔ)器的分類(lèi)二、存儲(chǔ)器的總體結(jié)構(gòu)三、存儲(chǔ)器的時(shí)序第一節(jié)簡(jiǎn)介一、存儲(chǔ)器的分類(lèi)69一、存儲(chǔ)器的分類(lèi)一、存儲(chǔ)器的分類(lèi)70隨機(jī)存取存儲(chǔ)器RAMRandomAccessMemory可以進(jìn)行寫(xiě)入和讀出的半導(dǎo)體存儲(chǔ)器數(shù)據(jù)在斷電后消失，具有揮發(fā)性只讀存儲(chǔ)器ROMReadOnlyMemory專(zhuān)供讀出用的存儲(chǔ)器，一般不具備寫(xiě)入，或只能特殊條件下寫(xiě)入。數(shù)據(jù)在斷電后仍保持，具有非揮發(fā)性。隨機(jī)存取存儲(chǔ)器RAM可以進(jìn)行寫(xiě)入和讀出的半導(dǎo)體存儲(chǔ)器只讀存71L1CacheL2/L3CacheMainMemoryHardDiskDriveCPU現(xiàn)代計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器體系結(jié)構(gòu)DRAML3，MainMemorySRAMCache(L1,L2)L1L2/L3MainMemoryHardDiskDr72存儲(chǔ)器集成電路可讀寫(xiě)存儲(chǔ)器RWM非易失讀寫(xiě)存儲(chǔ)器NVRWM只讀存儲(chǔ)器ROM隨機(jī)存取非隨機(jī)存取

存儲(chǔ)器集成電路可讀寫(xiě)存儲(chǔ)器RWM非易失讀寫(xiě)存儲(chǔ)器NVRW73二、存儲(chǔ)器的總體結(jié)構(gòu)二、存儲(chǔ)器的總體結(jié)構(gòu)74第十章-存儲(chǔ)器設(shè)計(jì)-課件75三、存儲(chǔ)器的時(shí)序RWM的時(shí)序三、存儲(chǔ)器的時(shí)序RWM的時(shí)序76第二節(jié)DRAMDRAM的結(jié)構(gòu)ITICDRAM的工作原理ITICDRAM的設(shè)計(jì)DRAM的總體結(jié)構(gòu)DRAM的外圍電路第二節(jié)DRAMDRAM的結(jié)構(gòu)77DRAM的結(jié)構(gòu)DRAM的結(jié)構(gòu)78ITICDRAM的結(jié)構(gòu)存儲(chǔ)電容的上極板poly接VDD，保證硅中形成反型層存儲(chǔ)電容下極板上電位的不同決定了存儲(chǔ)信息，0，1ITICDRAM的結(jié)構(gòu)存儲(chǔ)電容的上極板poly接VDD，保79DRAM動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器由于存儲(chǔ)在電容中的電荷會(huì)泄露，需要刷新。DRAM動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器由于存儲(chǔ)在電容中的電荷會(huì)泄露80ITICDRAM的工作原理x存儲(chǔ)電容Cs＝A（COX＋Cj）寫(xiě)信息（字線）WL為高，M1導(dǎo)通，BL（位線）對(duì)電容充放電，寫(xiě)1時(shí)有閾值損失存信息：WL為低，M1關(guān)斷，信號(hào)存在Cs上。由于pn結(jié)有泄漏，所存信息不能長(zhǎng)期穩(wěn)定保存，一般要求保持時(shí)間內(nèi)，所存高電平下降不小于20％，否則刷新讀信息：WL為高，M1導(dǎo)通，所存電荷在Cs和位線上再分配，讀出信號(hào)微弱，而且是‘破壞性’的。ITICDRAM的工作原理x存儲(chǔ)電容寫(xiě)信息（字線）WL為高81ITICDRAM讀信息時(shí)的電荷分配Cs存“1”時(shí)M1未開(kāi)啟時(shí)Cs上存的電荷為Qs1＝CsVs1BL被預(yù)充到VR，其上的電荷為QB1＝CBLVRM1導(dǎo)通后，Cs與CBL間電荷再分配，但總電荷不變結(jié)果BL上的電位為VB1同理，Cs存“0”時(shí)BL上的電位VB0讀出電路必須分辯的電位差對(duì)于大容量DRAM，CBL遠(yuǎn)大于Cs，一般十幾倍，因此DRAM的讀出信號(hào)VB很微弱，需要使用靈敏放大器（SA）問(wèn)題：1、電荷再分配破壞了Cs原先存的信息2、讀出信號(hào)非常微弱T<1電荷傳輸效率ITICDRAM讀信息時(shí)的電荷分配Cs存“1”時(shí)同理，Cs82ITICDRAM的設(shè)計(jì)存儲(chǔ)單元設(shè)計(jì)目標(biāo)高密度，提高存儲(chǔ)容量，減小單元面積提高性能，盡量增大T，以降低讀出電路的要求減小單元面積減小Cs，下限由讀出電路最小可分辯的電壓Vsense決定提高性能增大T減小CBL，增加Cs例由Vsense估算Cs的下限通常Vsense為百毫伏存儲(chǔ)電容Cs＝A（COX＋Cj）不可能簡(jiǎn)單地通過(guò)增大面積A提高性能，只能改變Cs結(jié)構(gòu)－A提高CoxCs結(jié)構(gòu)：槽型(Trench)結(jié)構(gòu)疊層(Stack)結(jié)構(gòu)ITICDRAM的設(shè)計(jì)存儲(chǔ)單元設(shè)計(jì)目標(biāo)高密度，提高存儲(chǔ)容量83槽型(Trench)結(jié)構(gòu)先做電容，后形成器件、電路槽型(Trench)結(jié)構(gòu)先做電容，后形成器件、電路84先做器件，后形成電容，沒(méi)有pn結(jié)電容泄漏減少疊層(Stack)結(jié)構(gòu)先做器件，后形成電容，沒(méi)有pn結(jié)電容疊層(Stack)結(jié)構(gòu)85第十章-存儲(chǔ)器設(shè)計(jì)-課件86第十章-存儲(chǔ)器設(shè)計(jì)-課件87靈敏再生放大器senseamplifier作用：1、放大從單元讀出的微弱信號(hào)2、讀出內(nèi)容寫(xiě)回單元，恢復(fù)原先的存儲(chǔ)信號(hào)讀出時(shí)：BL、！BL被預(yù)充到VR。M1導(dǎo)通后，Cs與CBL間電荷再分配SA兩側(cè)的信號(hào)差為讀1讀0SA雙穩(wěn)電路，把微小信號(hào)差放大，使一側(cè)上升為高，一側(cè)下降為低，WL有效期間，寫(xiě)回到存儲(chǔ)單元，該過(guò)程發(fā)生在與所選WL相連的所有單元上靈敏再生放大器作用：1、放大從單元讀出的微弱信號(hào)讀出時(shí)：SA88讀前的預(yù)充時(shí)，BL，!BL,SAP、SAN均預(yù)充到VR，MOSFET全部截止讀出時(shí)，SA工作，SAP來(lái)一個(gè)正脈沖，從VR上升到VDD，SAN來(lái)一個(gè)負(fù)脈沖，從VR下降到GND。nMOS和pMOS導(dǎo)通。VBL>V!BLVBL最后穩(wěn)定在（VDD）SAPV！BL最后穩(wěn)定在（GND）SANVBL<V!BLVBL最后穩(wěn)定在（GND）SANV！BL最后穩(wěn)定在（VDD）SAP放大后的電平讀出，并寫(xiě)回CsSA越靈敏，可分辯的信號(hào)差越小，抗干擾能力越差，各種干擾引起的信號(hào)差也會(huì)被放大－避免干擾要求SA中的器件對(duì)稱(chēng)，否則靈敏度下降，器件參數(shù)對(duì)稱(chēng)縮小版圖面積也重要讀前的預(yù)充時(shí)，BL，!BL,SAP、SAN均預(yù)充到VR，MO89虛單元Dummycell作用：避免字線對(duì)位線的干擾選中單元一側(cè)，WL信號(hào)通過(guò)Cgd耦合到位線上未選中單元一側(cè)的位線上沒(méi)有這種耦合信號(hào)產(chǎn)生干擾信號(hào)差，引起SA誤動(dòng)作SA兩側(cè)的位線上各增加一個(gè)虛單元，讀時(shí)，除選中實(shí)單元外，使SA另一側(cè)的虛單元也選中字線與位線之間的耦合信號(hào)在SA兩側(cè)都產(chǎn)生，SA只放大差分信號(hào)，于是消除了字線干擾。虛單元作用：避免字線對(duì)位線的干擾產(chǎn)生干擾信號(hào)差，引起SA誤動(dòng)90虛單元設(shè)置方案Dummycell半電荷法BL都預(yù)充到VDD，設(shè)計(jì)虛單元電容CD＝1/2Cs,早期方案，存在非功耗、Cs漏電、MOS閾值引起的問(wèn)題等半電壓法設(shè)計(jì)虛單元電容CD和Cs完全一樣，BL都預(yù)充到VR，虛單元也預(yù)充到VR讀時(shí)虛單元一側(cè)的位線電平始終為VR使SA兩側(cè)的信號(hào)差相同則VR=1/2(Vs1+Vs0),若使Vs1、Vs0分別為VDD和GND則VR選為1/2VDD虛單元設(shè)置方案半電荷法BL都預(yù)充到VDD，設(shè)計(jì)虛單元電容CD91位線的布置SA的布置開(kāi)式位線Openbitlines折疊位線FoldedbitlinesBL1BL2BL3BL4BL1BL2BL3BL4BL1BL1BL2BL2開(kāi)式位線－每根字線只穿過(guò)SA的一側(cè)的位線，耦合噪聲影響大折疊位線－每根字線穿過(guò)SA的兩側(cè)的位線，使耦合噪聲成為共模信號(hào)，減少耦合噪聲影響位線的布置開(kāi)式位線BL1BL2BL3BL4BL1BL2BL392總體結(jié)構(gòu)行Row（字線WL）、列column（位線BL）的地址線公用，分時(shí)送入。減少封裝管腳數(shù)地址緩沖器行、列譯碼器SA存儲(chǔ)單元數(shù)據(jù)輸入、輸出緩沖器時(shí)鐘及控制電路總體結(jié)構(gòu)行Row（字線WL）、列column（位線BL）的地93分時(shí)送地址RAS控制行地址輸入，CAS控制列地址輸入，先送行地址DRAM的速度主要由讀信號(hào)的時(shí)間決定分時(shí)送地址RAS控制行地址輸入，CAS控制列地址輸入，先送行94DRAM單元及其控制電路的結(jié)構(gòu)包括半VDD、折疊位線、靈敏放大器DRAM單元及其控制電路的結(jié)構(gòu)95DRAM的工作模式根據(jù)工作時(shí)對(duì)時(shí)鐘的依賴(lài)關(guān)系分異步模式asynchronousmodeDRAM的讀寫(xiě)操作由控制信號(hào)RAS、CAS控制。速度較慢同步模式synchronousmodeDRAM的讀寫(xiě)操作由時(shí)鐘控制，控制信號(hào)RAS、CAS起觸發(fā)的作用。能夠提高速度異步模式SinglebitreadSBRPagemodeFPM(fast)快速翻頁(yè)尋址模式利用RAS和CAS信號(hào)對(duì)第1位尋址后，后續(xù)尋址采用觸發(fā)CAS信號(hào)，改變列地址尋址25MHz,16MExtendeddata-outEDO擴(kuò)展數(shù)據(jù)輸出模式使數(shù)據(jù)有效時(shí)間延長(zhǎng)的工作模式，即在CAS信號(hào)預(yù)充期間數(shù)據(jù)信號(hào)仍保持有效,50MHz,16-64MDRAM的工作模式根據(jù)工作時(shí)對(duì)時(shí)鐘的依賴(lài)關(guān)系分異步模式as96RASCASaddressRA1CA1RA2CA2data1data2dataSBRDRAM在RAS變低后開(kāi)始操作RASCASaddressRA1CA1CA2data1data2dataFPM利用RAS和CAS信號(hào)對(duì)第1位尋址后，后續(xù)尋址采用觸發(fā)CAS信號(hào)，改變列地址尋址RASCASaddressRA1CA1CA2data1data2dataEDO使數(shù)據(jù)有效時(shí)間延長(zhǎng)，即在CAS信號(hào)預(yù)充期間數(shù)據(jù)信號(hào)仍保持有效，為外部電路留時(shí)間RASCASaddressRA1CA1RA2CA2data197同步模式synchronousmodeDRAM的讀寫(xiě)操作由時(shí)鐘控制，控制信號(hào)RAS、CAS起觸發(fā)的作用。利用系統(tǒng)時(shí)鐘發(fā)送數(shù)據(jù)同步模式DDRDualdatarate同步模式synchronousmodeDRAM的讀98DRAM的刷新DRAM的泄漏電流由于pn結(jié)有泄漏，所存信息不能長(zhǎng)期穩(wěn)定保存，一般要求保持時(shí)間內(nèi)，所存高電平下降不小于20％，否則刷新。利用讀操作時(shí)，SA的再生功能，對(duì)所有的DRAM單元讀一遍。DRAM的刷新DRAM的泄漏電流由于pn結(jié)有泄漏，所存信息不99刷新封鎖輸入地址信號(hào)、讀寫(xiě)信號(hào)，內(nèi)部控制下逐行讀用刷新周期數(shù)/刷新間隔時(shí)間描述同步刷新異步刷新刷新封鎖輸入地址信號(hào)、讀寫(xiě)信號(hào)，內(nèi)部控制下逐行讀100DRAM的外圍電路譯碼電路地址緩沖器行、列譯碼器數(shù)據(jù)輸入、輸出緩沖器時(shí)鐘及控制電路對(duì)輸入的N位地址進(jìn)行譯碼，決定所選擇的單元位置。如10位行地址，可選擇1024個(gè)字線WL(0)=!A9!A8!A7!A6!A5!A4!A3!A2!A1!A0…WL(1024)=A9A8A7A6A5A4A3A2A1A0利用與非門(mén)DRAM的外圍電路譯碼電路地址緩沖器對(duì)輸入的N位地址進(jìn)行譯碼101!A0A0!A1A1WL0prechargeWL1WL2WL3動(dòng)態(tài)譯碼器!A0A0!A1A1WL0prechargeWL1WL2WL102分級(jí)譯碼分級(jí)譯碼103分級(jí)譯碼、字線電平位移前級(jí)行譯碼分組進(jìn)行主行譯碼動(dòng)態(tài)CMOS字線驅(qū)動(dòng)電平位移利用自舉電路抬高至Vpp分級(jí)譯碼、字線電平位移前級(jí)行譯碼主行譯碼字線驅(qū)動(dòng)利用自舉電路104由于寫(xiě)1時(shí)有閾值損失，需要采取措施抬高字線電平對(duì)電容充電使一端到Vdd–在信號(hào)跳變時(shí)另一端將大于VDD–需要大電容由于寫(xiě)1時(shí)有閾值損失，需要采取措施抬高字線電平對(duì)電容充電使一105半電壓產(chǎn)生電路數(shù)據(jù)輸入、輸出緩沖器雙向三態(tài)單元設(shè)計(jì)使VB＝VDD/2半電壓產(chǎn)生電路數(shù)據(jù)輸入、輸出緩沖器設(shè)計(jì)使106大容量時(shí)按塊布置好處：1.塊內(nèi)連線縮短2.逐塊激活塊尋址，節(jié)省功耗大容量時(shí)按塊布置好處：107第三節(jié)SRAMSRAM的結(jié)構(gòu)SRAM的工作原理SRAM的外圍電路第三節(jié)SRAMSRAM的結(jié)構(gòu)108SRAM的結(jié)構(gòu)SRAM的結(jié)構(gòu)1096管SRAM保存時(shí)，WL為低，M5，M6截止。若存0，則Q＝0，!Q=1=VDD。M2導(dǎo)通，M1截止使!Q維持VDD。M4截止，M3導(dǎo)通使Q維持0。信息長(zhǎng)期保存，直到斷電。若存1，則Q＝1=VDD，!Q=0。M2截止，M1導(dǎo)通使!Q維持0。M4導(dǎo)通，M3截止使Q維持1。信息長(zhǎng)期保存，直到斷電。由于采用了CMOS結(jié)構(gòu)，消除了電源與地之間的直流通路，節(jié)省功耗6管SRAM保存時(shí)，WL為低，M5，M6截止。若存0，則Q＝110SRAM讀操作讀操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位線BL，!BL預(yù)充到高電平。若讀1，BL保持VDD，!BL通過(guò)導(dǎo)通的M1、M5放電，使!BL上的電位下降。若讀0，！BL保持VDD，BL通過(guò)導(dǎo)通的M3、M6放電，使BL上的電位下降。SRAM讀1在兩側(cè)位線上形成電位差讀‘1’>0讀‘0’<0為提高速度并不等一側(cè)位線下降為低電平，而是只要位線間建立一定的信號(hào)差就送讀出放大器，放大輸出。需要靈敏放大器，不用再生SRAM讀操作讀操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位111SRAM寫(xiě)操作寫(xiě)操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位線BL，!BL準(zhǔn)備好待寫(xiě)入的信號(hào)。寫(xiě)1，BL＝1＝VDD，寫(xiě)0，BL＝0。BL、!BL通過(guò)M6、M5對(duì)Q、!Q強(qiáng)迫充放電，與單元內(nèi)原先存儲(chǔ)的狀態(tài)無(wú)關(guān)。寫(xiě)操作結(jié)束后，雙穩(wěn)單元將信息保存。SRAM寫(xiě)0SRAM寫(xiě)操作寫(xiě)操作時(shí)，選中單元WL為高，M5，M6導(dǎo)通。位112SRAM靜態(tài)隨機(jī)存取存儲(chǔ)器工作原理不需要刷新。SRAM靜態(tài)隨機(jī)存取存儲(chǔ)器工作原理不需要刷新。113VDDGNDQQWLBLBLM1M3M4M2M5M66TSRAMVDDGNDQQWLBLBLM1M3M4M2M5M66TS114電流鏡負(fù)載CMOS差分放大器v1v2作用提高讀出速度。放大微小的電壓差。差分輸入信號(hào)Vin＝v1－v2，放大后產(chǎn)生的差分輸出電流為iout＝i1－i2i1i2IsVout＝RLiout是M1，M2的導(dǎo)電因子要求：M4，M5完全對(duì)稱(chēng)。M1,M2完全對(duì)稱(chēng)為了在提高靈敏度的同時(shí)，又能抗干擾，有時(shí)采用二級(jí)放大電流鏡負(fù)載CMOS差分放大器v1v2作用提高讀出速度。放大微115SRAM及其外圍電路位線負(fù)載晶體管列選擇靈敏放大器（列公用）數(shù)據(jù)讀寫(xiě)電路SRAM及其外圍電路位線負(fù)載晶體管列選擇靈敏放大器（列公用116SRAM中的地址探測(cè)技術(shù)提高速度、節(jié)省功耗利用地址變化探測(cè)電路，一旦地址變化，產(chǎn)生ATD信號(hào)，并用ATD觸發(fā)其它時(shí)鐘及控制信號(hào)開(kāi)始讀/寫(xiě)操作。使SRAM工作于異步模式，按需操作，不必受同步時(shí)鐘的控制。ATD為正脈沖時(shí)，SRAM開(kāi)始工作SRAM中的地址探測(cè)技術(shù)提高速度、節(jié)省功耗ATD為正脈沖時(shí)，117結(jié)構(gòu)與原理第四節(jié)只讀存儲(chǔ)器（ROM)分為掩膜式編程式可擦寫(xiě)式掩膜和編程式ROM的結(jié)構(gòu)結(jié)構(gòu)與原理第四節(jié)只讀存儲(chǔ)器（ROM)分為掩膜和編程式ROM的1