第六章存儲器和可編程邏輯器件

第六章存儲器和可編程邏輯器件

6.1寄存器寄存器能暫時存放二進(jìn)制代碼,在數(shù)字系統(tǒng)中,寄存器常用來暫存中間運(yùn)算結(jié)果和指令.

一、代碼寄存器

由維持阻塞D觸發(fā)器組成的4位數(shù)碼寄存器。

是異步置0輸入端（低電平有效）D0～D3為并行數(shù)碼輸入端，CP為時鐘脈沖,

Q0～Q3為并行數(shù)碼輸出端4位數(shù)碼寄存器二、移位寄存器具有存放數(shù)碼和使數(shù)碼逐位右移或左移的電路稱作移位寄存器，又稱移存器。移位寄存器又分為單向移位寄存器和雙向移位寄存器。

邏輯功能分析：①異步置0端時，置0。②同步并行置數(shù)：D0～D3為4個輸入數(shù)碼，當(dāng)CP上升沿到達(dá)時，D0～D3被并行置入，

Q3Q2Q1Q0=D3D2D1D0③在時，保持不變。1．單向移位寄存器

由D觸發(fā)器組成的單向移位寄存器（a）右移位寄存器（b）左移位寄存器㈠下圖（a）為由4個維持阻塞D觸發(fā)器組成的4位右移位寄存器。4個D觸發(fā)器共用一個時鐘脈沖信號，因此為同步時序邏輯電路。數(shù)碼由最左邊的FF0的DI端串行輸入。

工作原理：

每一個觸發(fā)器的輸出→其右邊觸發(fā)器的輸入，則對應(yīng)每一個CP上升沿，數(shù)據(jù)右移一位。

右移位寄存器的狀態(tài)表：

移位脈沖輸入數(shù)據(jù)移

位

寄

存

器

中

的數(shù)Q0Q1Q2Q301234

101100001000010010101101并行輸出方式：數(shù)碼由Q3、Q2、Q1、Q0取出

串行輸出方式：數(shù)碼從Q3取出，但需要輸入4（觸發(fā)器的個數(shù)）+4（數(shù)碼位數(shù)）個移位脈沖才能從4位寄存器中取出存放的4位數(shù)碼1011。

㈡4位左移位寄存器。

數(shù)碼由最右邊的FF3的端串行輸入。每一個觸發(fā)器的輸出→其左邊觸發(fā)器的輸入，

則對應(yīng)每一個CP上升沿，數(shù)據(jù)左移一位。

2．集成雙向移位寄存器中規(guī)模集成電路74LS194就是具有左、右移位、清零、數(shù)據(jù)并入/并出（串出）等多種功能的移位積存器。其管腳排列見圖：

3．主要功能分析。

（1）異步置0功能。當(dāng)時，雙向移位寄存器置0。Q0～Q3都為0狀態(tài)。（2）保持功能。當(dāng)，CP=0。或，M1M0=00時，雙向移位寄存器保持原狀態(tài)不變。（3）同步并行送數(shù)功能。當(dāng)，M1M0=11時，在CP上升沿作用下，使D0～D3端輸入的數(shù)碼d0～d3并行送入寄存器，顯然是同步并行送數(shù)。（4）右移串行送數(shù)功能。當(dāng)，M1M0=01時，在CP上升沿作用下，執(zhí)行右移功能，DSR端輸入的數(shù)碼依次送入寄存器。（5）左移串行送數(shù)功能。當(dāng)，M1M0=10時，在CP上升沿作用下，執(zhí)行左移功能，DSL端輸入的數(shù)碼依次送入寄存器。

結(jié)論：置0功能最優(yōu)先（異步方式）

計(jì)數(shù)，移位，置數(shù)都需要CP的上升沿到來 （同步方式）

工作方式控制端M1M0區(qū)分四種功能

M1

M0功能00保持01右移10左移11并行置數(shù)三、移位寄存器的應(yīng)用

利用移位寄存器可以構(gòu)成計(jì)數(shù)器，下圖為利用移位寄存器構(gòu)成的自啟動環(huán)形計(jì)數(shù)器電路圖。自啟動環(huán)形計(jì)數(shù)器和工作波形（a）邏輯圖（b）工作波形

6．2存儲器

概述

半導(dǎo)體存儲器以其容量大、體積小、功耗低、存取速度快、使用壽命長等特點(diǎn)，已廣泛應(yīng)用于數(shù)字系統(tǒng)。根據(jù)用途分為兩大類：只讀存儲器（ROM）、隨機(jī)存取存儲器（RAM）。

一、只讀存儲器1．ROM的結(jié)構(gòu)

4×4二極管ROM結(jié)構(gòu)圖（a）二極管ROM結(jié)構(gòu)（b）存儲矩陣示意圖它由一個二線―四線地址譯碼器和一個4×4的二極管存儲矩陣組成。存儲矩陣由二極管或門組成，其輸出為D0～D3。A1、A0為輸入的地址碼，可產(chǎn)生W0～W34個不同的地址，W0～W3稱為字線，用以選擇存儲的內(nèi)容，D0～D3稱作位線。在W0～W3中，任一輸出為高電平時，在D0～D34根線上輸出一組4位二進(jìn)制代碼，每組代碼稱作一個字。

2．可編程只讀存儲器（PROM）

可編程只讀存儲器是一種用戶可直接向芯片寫入信息的存儲器，這樣的ROM稱為可編程ROM，簡稱PROM。向芯片寫入信息的過程稱為對存儲器芯片編程。

3.可擦除可編程只讀存儲器（EPROM）它允許對芯片進(jìn)行反復(fù)改寫。根據(jù)對芯片內(nèi)容擦除方式的不同，可分為：EPROM（紫外線擦除方式）數(shù)據(jù)可保持10年左右、EEPROM（也寫作PROM），電擦除可編程方式，速度快，數(shù)據(jù)可保持10年以上時間。

2716的引腳圖

4.集成EPROM（2716EPROM）

上圖為2716的引腳圖，各引腳的功能如下：

A10～A0：地址碼輸入端。

D7～

D0：8位數(shù)據(jù)線。正常工作時為數(shù)據(jù)輸出端，編程時為寫入數(shù)據(jù)輸入端。

VCC和GND：＋5V工作電源和地。 ：具有兩種功能。一是在正常工作時，為片選使能端，低電平有效。=0時，芯片被選中，處于工作狀態(tài)；=1時，芯片處于維持態(tài)。二是在對芯片編程時，為編程控制端。 ：數(shù)據(jù)輸出允許端，低電平有效。=0時，允許讀出

數(shù)據(jù)；=1時，不能讀出數(shù)據(jù)。VPP:編程高電壓輸入端。編程時，家+25V電壓，正常工作時，家+5V電壓。

二、隨機(jī)存取存儲器

RAM的存儲單元

6管COMS靜態(tài)存儲單元原理圖

6.3可編程邏輯器件圖6-1基本PLD器件的原理結(jié)構(gòu)圖6.3.1概述1.可編程邏輯器件的發(fā)展歷程70年代80年代90年代PROM和PLA器件改進(jìn)的PLA器件GAL器件FPGA器件EPLD器件CPLD器件內(nèi)嵌復(fù)雜功能模塊的SoPC2.可編程邏輯器件的分類按集成度(PLD)分類6.3.2簡單PLD原理1.電路符號表示常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照PLD的互補(bǔ)緩沖器PLD的互補(bǔ)輸入PLD中與陣列表示

PLD中或陣列的表示陣列線連接表示

1.電路符號表示2.PROM

PROM基本結(jié)構(gòu)：其邏輯函數(shù)是：2.PROM

PROM的邏輯陣列結(jié)構(gòu)邏輯函數(shù)表示：2.PROM

PROM表達(dá)的PLD圖陣列用PROM完成半加器邏輯陣列3.PLA

PLA邏輯陣列示意圖3.PLA

PLA與PROM的比較4.PALPAL結(jié)構(gòu)：

PAL的常用表示：4.PAL一種PAL16V8的部分結(jié)構(gòu)圖5.GAL

GAL16V8的結(jié)構(gòu)圖GAL：

GeneralArrayLogicDevice最多有8個或項(xiàng)，每個或項(xiàng)最多有32個與項(xiàng)EPLDErasableProgrammableLogicDevice乘積項(xiàng)邏輯5.GAL邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V86.3.3CPLD結(jié)構(gòu)與工作原理圖3-26MAX7000系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時鐘清零選擇寄存器旁路并行擴(kuò)展項(xiàng)通往I/O模塊通往PIA乘積項(xiàng)選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇26.3.3CPLD結(jié)構(gòu)與工作原理(1)邏輯陣列塊(LAB)MAX7128S的結(jié)構(gòu)6.3.3CPLD結(jié)構(gòu)與工作原理(2)宏單元(3)擴(kuò)展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)并聯(lián)擴(kuò)展項(xiàng)饋送方式6.3.3CPLD結(jié)構(gòu)與工作原理(4)可編程連線陣列(5)不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。

PIA信號布線到LAB的方式(6)I/O控制塊EPM7128S器件的I/O控制塊5、FPGA/CPLD下載方式CPLDFPGASRAMOTPisp--IN-SYSTEM-PROGRAMMERBALE1、直接配置（CONFIGUERING）2、ROM3、模擬ROM

FPGA-FieldProgrammableGateArray

CPLD-ComplexPr