Ch1 邏輯綜合概述

第一章基本概念介紹綜合，是從邏輯設(shè)計(jì)到電路實(shí)現(xiàn)的第一步。就現(xiàn)有的EDA工具而言，綜合就是將RTL級的描述轉(zhuǎn)換成門級網(wǎng)表的過程。一般的綜合過程如圖1-1所示。綜合的輸入為RTL設(shè)計(jì)，經(jīng)過轉(zhuǎn)換和優(yōu)化，最后得到Logic

OptimizationArchitectureOptimizationRTLDesignOptimizedLogic

OptimizationArchitectureOptimizationRTLDesignOptimizedGate-Leve1Netlist優(yōu)化后的門級網(wǎng)表。圖1.1綜合流程下面對圖1.1中的幾個(gè)重要概念作一下介紹：RTL級設(shè)計(jì)（RTLDesign）作為綜合的輸入，RTL級設(shè)計(jì)指的是用硬件描述語言對設(shè)計(jì)進(jìn)行描述得到的RTL級代碼。我們知道，描述一個(gè)電路可以從不同的層次（如系統(tǒng)級、行為級、RTL級）著手。那為什么會(huì)選擇RTL級描述作為綜合的輸入，而不是其他的描述。這是因?yàn)椴⒉皇撬械恼Z言成分都可以被綜合，由此引出一個(gè)重要概念：可綜合性。（1）可綜合性可綜合性指的是一個(gè)電路描述的綜合收斂性，換句話說，一個(gè)電路描述在多大程度上可以由EDA軟件自動(dòng)生成合情合理的電路實(shí)現(xiàn)。系統(tǒng)級描述基本上不具備可綜合性，因?yàn)樗鼈冞^于抽象，因此導(dǎo)致太多的綜合隨意性，即使勉強(qiáng)綜合出來一個(gè)結(jié)果也很難實(shí)用。行為描述提供的是算法，綜合器首先需要為算法提供一個(gè)結(jié)構(gòu)，這同樣存在太多的隨意性，需要人類智慧的判斷和決策，因此純行為描述的可綜合性也很差。RTL描述的綜合性就很好了，而且越往底層綜合性就越好。從上面可以看到，可綜合性與電路描述的抽象程度密切相關(guān)，越抽象的描述可綜合性越差，越趨向于結(jié)構(gòu)化的描述可綜合性越好。在電路設(shè)計(jì)實(shí)踐中，我們總是從抽象的系統(tǒng)級描述或行為描述開始，用仿真工具驗(yàn)證頂層設(shè)計(jì)的合理性。這個(gè)階段定義頂層各個(gè)功能塊的外特性，但還沒有功能塊的內(nèi)容，因此不進(jìn)行綜合。設(shè)計(jì)工程師從系統(tǒng)工程師手中接到頂層功能塊的外特性，并開始著手設(shè)計(jì)它的RTL內(nèi)容。在RTL設(shè)計(jì)中，就要充分考慮描述的可綜合性問題，因?yàn)榫C合的對象是RTL級描述程序。（2）可讀性可綜合性表達(dá)的是源代碼與計(jì)算機(jī)之間溝通的容易程度和準(zhǔn)確程度，而可讀性表達(dá)的是源代碼與人類之間的溝通程度。從可讀性和可綜合性兩個(gè)角度來看，RTL描述作為電路設(shè)計(jì)的最終描述是合適的。在工業(yè)環(huán)境中，當(dāng)我們討論綜合時(shí)，通常指的是RTL描述的綜合。優(yōu)化后的門級網(wǎng)表（OptimizedGate-levelNetlist）網(wǎng)表是對用戶所提出的面積和速度指標(biāo)的一種體現(xiàn)方式產(chǎn)生門級網(wǎng)表的過程：根據(jù)優(yōu)化的布爾描述、工藝庫和設(shè)計(jì)者設(shè)置的約束條件，輸出一個(gè)優(yōu)化后的網(wǎng)表，該網(wǎng)表的結(jié)構(gòu)是以工藝庫單元為基礎(chǔ)而建成的。工藝庫中存有大量的單元，它們在功能上相同，但可以在速度和面積兩者之間權(quán)衡。（1） 約束條件（constraints）設(shè)計(jì)工程師為優(yōu)化輸出和工藝映射的需要，必須規(guī)定必要的約束條件，如面積、速度、功耗、可測性等，以實(shí)現(xiàn)對設(shè)計(jì)的控制。面積約束條件（area）在將設(shè)計(jì)轉(zhuǎn)換成門級電路時(shí)，通常要加面積約束條件。這一個(gè)設(shè)計(jì)指標(biāo)也是綜合過程中進(jìn)行優(yōu)化的依據(jù)之一。多數(shù)的綜合工具允許設(shè)計(jì)者按工藝庫中門級宏單元所用的單位來指定面積的約束條件。如果用等效門作為測量單位，那么面積約束條件即可用門的個(gè)數(shù)來描述。一旦確定了面積約束條件，在綜合時(shí)，就將該條件通知綜合工具，綜合工具利用各種可能的規(guī)則和算法，盡可能地減少該設(shè)計(jì)的面積。時(shí)間延時(shí)約束條件（Timing）時(shí)間延時(shí)約束條件最常用的描述方法是指定輸入輸出的最大延時(shí)時(shí)間。用延時(shí)條件來弓I導(dǎo)優(yōu)化和映射，對設(shè)計(jì)電路來說是相當(dāng)困難的任務(wù)。有時(shí)為了對所設(shè)計(jì)的每個(gè)節(jié)點(diǎn)進(jìn)行延時(shí)計(jì)算，還應(yīng)進(jìn)行靜態(tài)時(shí)序分析。也就是說，根據(jù)網(wǎng)表中每個(gè)連接元件的延時(shí)模型，對節(jié)點(diǎn)進(jìn)行定時(shí)分析，給出最好和最壞的延時(shí)情況，然后檢查電路所有的延時(shí)約束條件是否滿足要求。如果符合延時(shí)約束要求，就可以進(jìn)行工藝映射，進(jìn)行器件實(shí)現(xiàn)了。（2） 工藝庫（technologylibrary）工藝庫就是生產(chǎn)線所提供的全部標(biāo)準(zhǔn)器件模型。映射就是用工藝庫提供的器件實(shí)現(xiàn)源代碼描述的邏輯功能。如前所述，網(wǎng)表中的全部器件都攜帶有必須的工業(yè)參數(shù)，以便在生產(chǎn)線上加工時(shí)使用。由于不同生產(chǎn)線的加工環(huán)境不同，各種標(biāo)準(zhǔn)器件（如與非門、或非門等）的工業(yè)參數(shù)會(huì)有差異，因此，每個(gè)生產(chǎn)線都必須向市場提供自己的庫。換句話說，設(shè)計(jì)單位準(zhǔn)備在哪條生產(chǎn)線上投片就必須使用該生產(chǎn)線的庫進(jìn)行綜合。不同工藝線的工藝技術(shù)是不同的，如0.25微米技術(shù)和0.13微米技術(shù)，因此即使同一個(gè)工廠的不同工藝線使用的工藝庫也是完全不同的。設(shè)計(jì)工具庫(DesignWareLibrary)設(shè)計(jì)工具庫由設(shè)計(jì)工具基本單元組成。這些基本單元是一些可重用的知識(shí)產(chǎn)權(quán)模塊的集合，與Synopsys綜合環(huán)境緊密結(jié)合。利用這些基本單元可以得到一個(gè)更好的綜合結(jié)果、提高效率、減少設(shè)計(jì)和工藝風(fēng)險(xiǎn)和提高設(shè)計(jì)的重用率。綜合工具(Synthesistools)盡管綜合工具生成的門級電路在某些性能方面也許不如電路設(shè)計(jì)專家手工設(shè)計(jì)出的結(jié)果，但是我們?nèi)匀粓?jiān)持盡可能地使用綜合工具，因?yàn)樵谠O(shè)計(jì)時(shí)間、工藝技術(shù)的轉(zhuǎn)換、設(shè)計(jì)密度、電路復(fù)雜度的控制能力等關(guān)鍵指標(biāo)上EDA工具有著不容置疑的優(yōu)越性。當(dāng)然，并不是所有的場合都可以使用綜合工具，如模擬電路和混合電路的綜合，這種情況下的手工綜合仍然是不可避免的。圖1.1中所示的HDLCompiler和DesignCompiler是業(yè)界公認(rèn)的、功能強(qiáng)大的綜合