第11章 Verilog仿真驗證

第11章

Verilog仿真驗證

編輯ppt11.1Verilog仿真方法與仿真流程編輯ppt11.1Verilog仿真方法與仿真流程編輯ppt11.2使用ModelSim進行仿真

編輯ppt11.2使用ModelSim進行仿真

1.啟動ModelSim編輯ppt11.2使用ModelSim進行仿真

2.建立仿真工程項目編輯ppt11.2使用ModelSim進行仿真

2.建立仿真工程項目編輯ppt11.2使用ModelSim進行仿真

3.編譯仿真文件編輯ppt11.2使用ModelSim進行仿真

3.編譯仿真文件編輯ppt11.2使用ModelSim進行仿真

3.編譯仿真文件編輯ppt11.2使用ModelSim進行仿真

4.裝載仿真模塊和仿真庫

編輯ppt5.執(zhí)行仿真編輯ppt11.2使用ModelSim進行仿真

5.執(zhí)行仿真編輯ppt11.2使用ModelSim進行仿真

5.執(zhí)行仿真編輯ppt11.3系統任務、系統函數和預編譯語句

1.函數$display編輯ppt11.3系統任務、系統函數和預編譯語句

1.函數$display編輯ppt11.3系統任務、系統函數和預編譯語句

2.函數$write編輯ppt11.3系統任務、系統函數和預編譯語句

2.函數$write編輯ppt11.3系統任務、系統函數和預編譯語句

3.函數$strobe和$monitor

編輯ppt11.3系統任務、系統函數和預編譯語句

4.任務$finish和$stop編輯ppt11.3系統任務、系統函數和預編譯語句

5.函數$time

編輯ppt11.3系統任務、系統函數和預編譯語句

6.文件系統函數和系統任務編輯ppt11.3系統任務、系統函數和預編譯語句

6.文件系統函數和系統任務編輯ppt11.3系統任務、系統函數和預編譯語句

6.文件系統函數和系統任務編輯ppt11.3系統任務、系統函數和預編譯語句

6.文件系統函數和系統任務`define宏定義

`include文件包含編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

1.and、nand、or、nor、xor和xnor2.buf與not3.bufif1、bufif0、notif1和notif0編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

1.pullup和pulldown2.pmos、nmos、rnmos和rpmos3.cmos和rcmos4.tran和rtran編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

5.tranif0、rtranif0、tranif1和rtranif1編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.1基本元件及其用法

編輯ppt11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.4.2用戶自定義元件（UDP）編輯ppt11.4基本元件與用戶自定義元件（UDP）

11.4.2用戶自定義元件（UDP）編輯ppt11.5延時模型11.5.1#延時編輯ppt11.5延時模型11.5.2門延時

編輯ppt11.5延時模型11.5.3延時說明塊編輯ppt11.6Verilog其他仿真語句

11.6.1initial語句

編輯ppt11.6Verilog其他仿真語句

11.6.1initial語句

編輯ppt11.6Verilog其他仿真語句

11.6.2fork-join塊語句編輯ppt11.6Verilog其他仿真語句

11.6.2fork-join塊語句編輯ppt11.6Verilog其他仿真語句

11.6.2fork-join塊語句編輯ppt11.6.2fork-join塊語句編輯ppt11.6Verilog其他仿真語句

11.6.2fork-join塊語句編輯ppt11.6Verilog其他仿真語句

11.6.3wait語句編輯ppt11.6Verilog其他仿真語句

11.6.4force、release語句

編輯ppt11.7仿真激勵信號的產生

編輯ppt11.7仿真激勵信號的產生

1.方法一編輯ppt11.7仿真激勵信號的產生

1.方法一編輯ppt11.7仿真激勵信號的產生

1.方法一編輯ppt11.7仿真激勵信號的產生

2.方法二

編輯ppt11.8VerilogTestBench（測試基準）

編輯ppt11.8VerilogTestBench（測試基準）

編輯ppt11.9Verilog數字系統仿真

編輯ppt習題11-1簡述Verilog仿真流程。11-2試舉例說明$display、$monitor、$strobe之間的差別。$time與$stime有什么差別？11-3試用UDP構建3選1多路選擇器。11-4如何生成時鐘激勵信號？什么是TestBench？11-5如何使用Verilog語句生成異步復位激勵信號和同步復位激勵信號？11-6試使用基本元件構成一位全加器。11-7試說明fork-begin與begin-end的區(qū)別。11-8編寫一個Verilog仿真用程序，產生一個reset復位激勵信號，要求reset信號在仿真開始保持低電平，過10個時間單位后變高電平，再過100個時間單位，恢復成低電平。11-9編寫一個用于仿真的時鐘發(fā)生Verilog程序，要求輸出時鐘激勵信號clk，周期為50ns。11-10試探索用多種方式在仿真時實現如同習題11-8所描述的時鐘激勵信號。編輯ppt實驗11-1在ModelSim上進行4位計數器仿真(1)實驗目的：熟悉ModelSim的Verilog仿真流程全過程，學習簡單時序電路的仿真。(2)實驗內容1：首先利用ModelSim完成4位計數器（例11-1）的文本編輯輸入(cnt4.v)和編譯、仿真等步驟（除了輸入程序外，其他步驟可以按照11.2節(jié)內容進行），給出圖11-14所示的仿真波形，仿真驗證此設計的功能。(3)實驗內容2：在ModelSim上對cnt4.進行重新仿真，要求修改仿真激勵，把d的load值修改為4’d10，觀察仿真波形結果。(4)實驗報告：根據以上的實驗內容寫出實驗報告，包括程序編寫、軟件編譯、仿真分析和詳細實驗過程；給出軟件應用分析報告、仿真波形圖及其分析報告。(5)實驗習題：如何修改ModelSim的設置，使得執(zhí)行run，不只是100ns，更改為200ns？請查看ModelSim幫助以獲取方法。

編輯ppt實驗11-2在ModelSim上進行16位累加器設計仿真(1)實驗目的：熟悉ModelSim的Verilog仿真流程全過程，學習仿真激勵產生的方法。學習簡單的TestBench的編寫。(2)實驗內容1：首先利用ModelSim完成16位累加器（例11-28）的文本編輯輸入和編譯、仿真等步驟（除了輸入程序外，其他步驟可以按照11.2節(jié)內容進行），按照書上11.7節(jié)的方法，設計16位累加器的復位和時鐘激勵的Verilog程序，并且在ModelSim上進行驗證。編輯ppt實驗(3)實驗內容2：為acc16設計一個TestBench，要求TestBench的仿真時間為2000ns；在100ns前完成復位，clk時鐘激勵為周期10ns，增加對acc16模塊的a端口的仿真激勵，把a端口