數(shù)字系統(tǒng)設(shè)計

數(shù)字系統(tǒng)設(shè)計與CPLD1數(shù)字系統(tǒng)設(shè)計方法概述2可編程邏輯器件的基本原理目錄3可編程邏輯器件的設(shè)計4Altera可編程邏輯器件5Altera可編程邏輯器件開發(fā)軟件6硬件描述語言VHDL初步

參考教材

1.《可編程邏輯器件原理、開發(fā)與應(yīng)用》趙曙光等編著西安電子科技大學(xué)出版社

2.《集成電路設(shè)計VHDL教程》趙俊超等編寫北京希望電子出版社

3.《CPLD系統(tǒng)設(shè)計技術(shù)入門與應(yīng)用》黃正謹(jǐn)?shù)染幹娮庸I(yè)出版社參考教材參考教材參考教材實驗裝置0.1緒言0.2數(shù)字系統(tǒng)設(shè)計方法論第0章數(shù)字系統(tǒng)設(shè)計方法概述0.1.1數(shù)字系統(tǒng)的基本概念

數(shù)字系統(tǒng)是指對數(shù)字信息進(jìn)行存儲、傳輸和處理的電子系統(tǒng)。數(shù)字系統(tǒng)通常由輸入電路、輸出電路、控制電路、數(shù)字處理器和時基電路組成。數(shù)字系統(tǒng)可用圖0—1來描述，其中輸入量X和輸出量Z均為數(shù)字量?！?.1緒言圖0—1數(shù)字系統(tǒng)示意圖輸入信號輸出信號狀態(tài)信號控制信號輸出電路

控制信號輸入數(shù)據(jù)輸入電路數(shù)字處理電路時基電路

控制電路狀態(tài)信號輸出數(shù)據(jù)

和模擬系統(tǒng)相比較，數(shù)字系統(tǒng)具有如下特點：

1.穩(wěn)定性；

2.精確性；

3.可靠性；

4.模塊化。

數(shù)字系統(tǒng)的設(shè)計一般可從三個方面入手：

1.選用通用集成電路設(shè)計系統(tǒng)；

2.利用可編程邏輯器件（PLD）設(shè)計系統(tǒng)；

3.采用專用集成電路（ASIC）設(shè)計系統(tǒng)。0.1.2數(shù)字系統(tǒng)的基本模型

1）數(shù)字系統(tǒng)的動態(tài)模型：是采用狀態(tài)轉(zhuǎn)移圖、狀態(tài)方程、時序圖等描述方法建立的數(shù)字系統(tǒng)模型。

2）數(shù)字系統(tǒng)的算法模型：是采用對系統(tǒng)完成的功能進(jìn)行分解，形成一系列的子系統(tǒng)，然后根據(jù)子系統(tǒng)所能建立的簡單運(yùn)算，再通過一定的算法組合建立的數(shù)字系統(tǒng)模型。

算法通常就是對數(shù)字系統(tǒng)進(jìn)行有規(guī)律、有序分解的一種描述。

建立數(shù)字系統(tǒng)的動態(tài)模型屬于數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計方法。隨著設(shè)計規(guī)模的逐漸增大，系統(tǒng)的輸入輸出變量急劇的增加，系統(tǒng)的狀態(tài)將會變得更加的復(fù)雜，因此，采用這種的方法很難完成大規(guī)模的復(fù)雜設(shè)計。

當(dāng)今的產(chǎn)品開發(fā)設(shè)計人員通常采用建立數(shù)字系統(tǒng)的算法模型來設(shè)計數(shù)字系統(tǒng)。

§0.2數(shù)字系統(tǒng)設(shè)計方法論

數(shù)字系統(tǒng)設(shè)計的兩個分支：

1.系統(tǒng)硬件設(shè)計

2.系統(tǒng)軟件設(shè)計。隨著計算機(jī)技術(shù)的發(fā)展和硬件描述語言HDL（HardwareDescriptionLanguage）的出現(xiàn)，硬件設(shè)計方法又有了新的變化。數(shù)字系統(tǒng)的硬件、軟件設(shè)計可以在一開始就進(jìn)行通盤考慮，進(jìn)行早期仿真，大大提高了系統(tǒng)設(shè)計的效率。0.2.1數(shù)字系統(tǒng)設(shè)計方法的三種模式

自頂向下

（Top－Down）功能級行為級寄存器傳輸級在中間相遇邏輯級版圖級自底向上（Bottom－Up）0.2.2自底向上的硬件電路設(shè)計方法

所謂自底向上(Bottom－Up)的設(shè)計方法就是利用現(xiàn)有的通用數(shù)字器件，從子系統(tǒng)設(shè)計開始，從小到大地逐步設(shè)計，最后完成系統(tǒng)硬件的整體設(shè)計。自底向上的設(shè)計方法屬于傳統(tǒng)的設(shè)計方法。在電子系統(tǒng)計算機(jī)輔助設(shè)計（EDA）出現(xiàn)之前，人們一直采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計數(shù)字系統(tǒng)的硬件。

傳統(tǒng)的硬件設(shè)計設(shè)計方法歸納起來有如下幾個主要特征：1.采用自底向上(Bottom－Up)的設(shè)計方法；2.采用通用的邏輯器件、元器件；3.在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試4.主要設(shè)計文件是電路原理圖。硬件電路設(shè)計的傳統(tǒng)流程1.采用自底向上(Bottom－Up)的設(shè)計步驟自底向上的硬件電路設(shè)計方法的主要步驟是：1).根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；2).根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；3).進(jìn)行各功能模塊的細(xì)化及其電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試；4).完成整個系統(tǒng)的硬件設(shè)計、畫出電原理圖。例0－1設(shè)計一個六進(jìn)制計數(shù)器

采用自底向上(Bottom－Up)的設(shè)計方法在各功能模塊的電路設(shè)計中的體現(xiàn)最能說明問題。所以擺在設(shè)計者面前的一個首要問題是如何選擇現(xiàn)有的通用邏輯元、器件構(gòu)成六進(jìn)制計數(shù)器。那么，設(shè)計六進(jìn)制計數(shù)器將首先從選擇邏輯元、器件開始。

自底向上(BottomtoUp)的主要設(shè)計步驟

第一步:選擇邏輯元、器件。由數(shù)字電路的基本知識可知，可以用與非門，或非門，D觸發(fā)器，JK觸發(fā)器等基本邏輯元、器件來構(gòu)成一個計數(shù)器。設(shè)計者根據(jù)電路盡可能簡單，價格合理，購買和使用方便及各自的習(xí)慣來選擇構(gòu)成六進(jìn)制計數(shù)器的邏輯元、器件。本例中我們選擇JK觸發(fā)器和D觸發(fā)器作為構(gòu)成六進(jìn)制計數(shù)器的主要邏輯元、器件。第二步：進(jìn)行電路設(shè)計。假設(shè)六進(jìn)制計數(shù)器采用約翰遜計數(shù)器。

3個觸發(fā)器連接應(yīng)該產(chǎn)生8種狀態(tài)，現(xiàn)在只使用6個狀態(tài)，將其中的010和101兩種狀態(tài)禁止掉。這樣，六進(jìn)制計數(shù)器的狀態(tài)轉(zhuǎn)移圖如圖0—2所示。

圖0－2六進(jìn)制計數(shù)器狀態(tài)轉(zhuǎn)移圖

表0—1觸發(fā)器狀態(tài)變化表

觸發(fā)器狀態(tài)計數(shù)脈沖Q2Q1

Q0前一狀態(tài)當(dāng)前狀態(tài)前一狀態(tài)當(dāng)前狀態(tài)前一狀態(tài)當(dāng)前狀態(tài)100000120001113011111411111051110006100000

第三步:

根據(jù)狀態(tài)轉(zhuǎn)移圖列出狀態(tài)變化表

第四步:由狀態(tài)轉(zhuǎn)移表得下列方程：

假設(shè)這里Q2、Q1分別用兩個D觸發(fā)器，Q0用JK觸發(fā)器。表0—2Q2、Q1輸出和Q0的J、K輸入關(guān)系表

觸發(fā)器狀態(tài)計數(shù)脈沖Q2Q1Q1

Q0前一狀態(tài)前一狀態(tài)JK前一狀態(tài)當(dāng)前狀態(tài)100100120010113010011411011051101006100000第五步:由狀態(tài)方程選通用器件畫電路圖表0—3六進(jìn)制約翰遜計數(shù)器原理圖2.采用通用的邏輯元器件

在傳統(tǒng)的硬件電路設(shè)計中，設(shè)計者總是根據(jù)系統(tǒng)的具體需要，選擇市場上能買到的通用的SSI、MSI（如74系列、CC4000系列等），來構(gòu)成所要求的邏輯電路，從而完成系統(tǒng)的硬件設(shè)計。盡管隨著微處理器的出現(xiàn)，在由微處理器及其相應(yīng)硬件構(gòu)成的系統(tǒng)中，許多系統(tǒng)的硬件功能可以用軟件功能來實現(xiàn)，從而在較大程度上簡化了系統(tǒng)硬件電路的設(shè)計，但是，選擇通用的SSI、MSI來構(gòu)成系統(tǒng)硬件電路的方法并未改變。3.在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試

在傳統(tǒng)的系統(tǒng)硬件設(shè)計方法中，仿真和調(diào)試通常只能在后期，即完成系統(tǒng)硬件設(shè)計以后，才能進(jìn)行。因為進(jìn)行仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、邏輯分析儀和示波器等，因此只有在硬件系統(tǒng)已經(jīng)構(gòu)成以后才能使用。系統(tǒng)設(shè)計時存在的問題只有在后期才能較容易發(fā)現(xiàn)。這樣，傳統(tǒng)的硬件設(shè)計方法對系統(tǒng)設(shè)計人員有較高的要求。一旦考慮不周，系統(tǒng)設(shè)計存在較大缺陷，那么就有可能要重新設(shè)計系統(tǒng)，使得設(shè)計周期也大大增加。4.主要設(shè)計文件是電路原理圖

在用傳統(tǒng)的硬件設(shè)計方法對系統(tǒng)進(jìn)行設(shè)計并調(diào)試完畢后，所形成的硬件設(shè)計文件，主要是由若干張電原理圖構(gòu)成的文件。在電原理圖中詳細(xì)標(biāo)注了各邏輯元、器件的名稱和互相間的信號連接關(guān)系。該文件是用戶使用和維護(hù)系統(tǒng)的依據(jù)。對于小系統(tǒng)，這種電原理圖只要幾十張至幾百張就行了。但是，如果系統(tǒng)比較大，硬件比較復(fù)雜，那么這種電原理圖可能要有幾千張、幾萬張，甚至幾十萬張。如此多的電原理圖給歸檔、閱讀、修改和使用都帶來了許多麻煩。0.2.3利用硬件描述語言(HDL)的硬件電路設(shè)計方法

所謂硬件描述語言(HDL-HardwareDescriptionLanguage)，就是可以描述硬件電路的功能、信號連接關(guān)系及定時關(guān)系的語言。它可以比電原理圖更有效地表示硬件電路的特性。目前ASIC(ApplicationSpecificIntegratedCircuit)芯片研制和生產(chǎn)廠家相繼開發(fā)了用于各自目的的硬件描述語言。其中已被IEEE標(biāo)準(zhǔn)化，且最具代表性的是美國國防部開發(fā)的VHDL語言(VHSICHardwareDescriptionLanguage)及Viewlogic公司的Verilog-HDL語言。

硬件描述語言

HDL

HardwareDescriptionLanguage

用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。AbelHDL

AHDL

VerilogHDL

VHDLHardwareCVHDL超高速集成電路硬件描述語言VeryHighSpeedICHardwareDescriptionLanguage包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述覆蓋了以往各種硬件描述語言的功能整個自頂向下或自底向上的電路設(shè)計過程都可以完成例如，一個二選一的選擇器的電原理圖如圖0－4所示

圖0－4二選一選擇器的電原理

用VHDL語言描述的二選一選擇器如下：ENTITYmuxIS

PORT(d0，d1，sel：INBIT；

q：OUTBIT)；ENDmux；

ARCHITECTURE

connectOFmuxIS

BEGINcalc：PROCESS(d0，d1，sel)

VARIABLEtmpl，tmp2，tmp3：BIT；

BEGINtmp1:=d0ANDsel；

tmp2:=d1AND(NOTsel)；

tmp3:=tmplORtmp2；

q<=tmp3；

ENDPROCESS；

ENDconnect；

ENTITYmuxIS

：：：

ENDmux；

ARCHITECTUREstruct

OFmuxIS

：：：

ENDstruct；實體結(jié)構(gòu)體

利用HDL語言設(shè)計系統(tǒng)硬件的方法，歸納起來有以下幾個特點：

1.采用自頂向下(Top－Down)的設(shè)計方法；

2.系統(tǒng)中可大量采用ASIC芯片；

3.采用系統(tǒng)早期仿真；

4.降低了硬件電路設(shè)計難度；

5.主要設(shè)計文件是用HDL語言編寫的源程序。1.采用自頂向下(Top－Down)

的設(shè)計方法所謂采用自頂向下(Top－Down)

的設(shè)計方法，就是從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在利用HDL語言的硬件設(shè)計方法中，設(shè)計者將自上至下分成3個層次對系統(tǒng)硬件進(jìn)行設(shè)計，

系統(tǒng)子功能塊1子功能塊2……子功能塊n邏輯塊11邏輯塊12……邏輯塊1m邏輯塊21……邏輯塊111……TOP-DOWN自頂向下設(shè)計邏輯塊1m1……

第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型進(jìn)行描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初級階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段并不真正考慮其實際的操作和算法用什么邏輯電路來實現(xiàn)。考慮更多的是該數(shù)學(xué)模型能否達(dá)到系統(tǒng)設(shè)計規(guī)格書的要求。

第二層次是RTL描述，也稱寄存器傳輸描述(又稱數(shù)據(jù)流描述)。由于用行為方式描述的系統(tǒng)程序，其抽象程度高，所以很難直接映射而得到具體的邏輯器件的硬件實現(xiàn)。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL描述的VHDL語言程序。也就是說，系統(tǒng)只有采用RTL方式描述才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合，得到具體的邏輯器件。

第三層次是邏輯綜合。邏輯綜合這一階段利用邏輯綜合工具，將RTL描述的程序轉(zhuǎn)換成用基本邏輯元件(宏單元)表示的文件(門級網(wǎng)表)。此時，如果需要，可以將邏輯綜合結(jié)果以邏輯原理圖方式輸出。也就是說，邏輯綜合的結(jié)果相當(dāng)于在人工設(shè)計硬件電路時，根據(jù)系統(tǒng)要求畫出了系統(tǒng)的電原理圖。2.系統(tǒng)中可大量采用ASIC芯片由于目前眾多的制造ASIC芯片的廠家，它們的工具軟件都可支持HDL語言的編程，因此，硬件設(shè)計人員在設(shè)計硬件電路時，無須受只能使用通用元、器件的限制，而可以根據(jù)硬件電路設(shè)計需要，設(shè)計自用的ASIC芯片或可編程邏輯器件。這樣最終會使系統(tǒng)電路設(shè)計更趨合理，體積也可大為縮小。3.采用系統(tǒng)早期仿真

從自頂向下的設(shè)計過程可以看到，在系統(tǒng)設(shè)計