超大規(guī)模集成電路第一章

第一章:數(shù)字系統(tǒng)與超大規(guī)模集成電路為什么設(shè)計超大規(guī)模集成電路(VLSI)集成電路(IC)制造VLSI設(shè)計技術(shù)1.1為什么設(shè)計VLSI?歷史特點摩爾定律應(yīng)用第一臺計算機(jī)：埃尼雅克(ENIAC)+第一臺通用計算機(jī):ENIAC

名字:電子數(shù)字集成計算器(ElectronicNumericalIntegratorandCalculator)時間:1946年2月14日賓夕法尼亞州立大學(xué)莫爾學(xué)院18,000個真空電子管尺寸：長24米，寬6米，高2.5米速度：5000加法/秒，重量30噸功耗：140千瓦，平均無故障時間7分鐘ENIAC+這樣的計算機(jī)可以用于辦公室、車間、政府部門、家庭嗎？當(dāng)時某些科學(xué)估計全世界只需要4臺ENIAC?，F(xiàn)在，全球的個人電腦已超過6億臺。它的工作能力相當(dāng)于4000億人年。晶體管的發(fā)明+1947年12月23日，貝爾實驗室的半導(dǎo)體研究小組W.Schokley,J.Bardeen,W.Brattain發(fā)明了鍺NPN晶體管。晶體管的發(fā)明+W.Schokley,J.Bardeen,W.Brattain

獲1956年Nobel物理獎集成電路(IC)的發(fā)明+1952年5月，英國科學(xué)家G.W.A.Dummer提出了集成電路的設(shè)想。1958年TI公司ClairKilby的研究小組發(fā)明了第一塊集成電路，12個元件，鍺半導(dǎo)體。獲2000年Nobel物理獎第一塊微處理器+Intel公司,1971年4004中央處理器(CPU)為什么設(shè)計VLSI？集成電路的三個關(guān)鍵的特性尺寸——是速度與功耗的基礎(chǔ)速度功耗集成改進(jìn)了系統(tǒng)物理尺寸更小低功耗低成本人們總是需要更復(fù)雜的系統(tǒng)摩爾定律GordonMoore:Intel的創(chuàng)立者。預(yù)言：每個芯片晶體管的數(shù)目以指數(shù)形式增加，每18個月翻一番。指數(shù)形式的技術(shù)改進(jìn)是自然的趨勢：如，蒸氣機(jī)、發(fā)電機(jī)、汽車。晶體管數(shù)目集成電路發(fā)明存儲器中央處理器(CPU)年微處理器的性能+摩爾定律80808086802868038680486PentiumPentiumProPentiumIIIItaniumPentiumIV集成電路：信息社會發(fā)展的基石+自然界和人類社會的一切活動都在產(chǎn)生信息。信息是客觀事物狀態(tài)和運動特征的一種普遍形式，是人類社會、經(jīng)濟(jì)活動的重要資源。社會的各個部分通過網(wǎng)絡(luò)系統(tǒng)連接成一個整體，由高速大容量光線和通訊衛(wèi)星群以光速和寬頻帶地傳送信息，從而使社會信息化、網(wǎng)絡(luò)化和數(shù)字化。實現(xiàn)社會信息化的網(wǎng)絡(luò)及其關(guān)鍵部件不管是各種計算機(jī)和/或通訊機(jī)，它們的基礎(chǔ)都是集成電路。集成電路的戰(zhàn)略地位首先表現(xiàn)在當(dāng)代國民經(jīng)濟(jì)的“食物鏈”關(guān)系。集成電路1元電子產(chǎn)品10元國民生產(chǎn)總值100元VLSI與大眾微處理器個人電腦微控制器存儲器專用處理器DSP等1.2集成電路制造集成電路制造制造成本示例設(shè)計與制造流程+集成電路設(shè)計滯后于制造+系統(tǒng)芯片（SoC,SystemonChip)知識產(chǎn)權(quán)(IP,IntellectProperty)制造過程+包括：測試結(jié)構(gòu)制造工廠的費用目前費用：20～30億美元典型的生產(chǎn)線占地約1個城區(qū)，數(shù)百人。芯片的盈利主要在前18個月，或頭二年。集成電路中的成本因素對于產(chǎn)量較大的集成電路『制造因素占了主要地位』封裝是最大的費用測試是第二的費用對于產(chǎn)量較小的集成電路，設(shè)計的費用可能超過了制造的費用ASIC專用集成電路ASSP專用標(biāo)準(zhǔn)產(chǎn)品SP標(biāo)準(zhǔn)產(chǎn)品封裝后的集成電路空白圓片與圖案化的圓片+圓片與它的測試結(jié)構(gòu)測試結(jié)構(gòu)芯片/管芯64MSDRAM管芯局部(華虹-NEC)+管芯面積5.89×9.7=57mm2,456塊/圓片，1.34億個晶體管/管芯。晶體管的照片+0.15um溝道長度的晶體管90nm柵長1.3VLSI設(shè)計技術(shù)CMOS技術(shù)VLSI設(shè)計流程層次設(shè)計設(shè)計抽象雙極型、nMOS、CMOS門電路速度：雙極型>nMOS>CMOS電路功耗：雙極型>nMOS>CMOS電路集成度：雙極型<nMOS<CMOS電路BiCMOS（雙極互補(bǔ)型金屬氧化物半導(dǎo)體）具有雙極型與CMOS電路共有的長處，但設(shè)計與制造復(fù)雜。雙極型RTLnMOSCMOSVLSI中的低功耗CMOS門電路需要的功耗比其它門電路小尺寸是低功耗的本質(zhì)因素信號傳輸距離減小寄生效應(yīng)減小低功耗設(shè)計低速低功耗避免不必要的工作VLSI設(shè)計流程可能是較大產(chǎn)品設(shè)計的一個部分，如：SoC設(shè)計。具有多級的抽象規(guī)格書架構(gòu)邏輯電路版圖VLSI設(shè)計流程+VLSI設(shè)計流程＝設(shè)計創(chuàng)意＋仿真驗證目標(biāo)X的設(shè)計(Designfor“X”)：可測試性設(shè)計可制造性設(shè)計RTL寄存器傳輸級的前端設(shè)計與GDSII版圖的后端設(shè)計RTL前端GDSII后端前端后端VLSI設(shè)計的挑戰(zhàn)『復(fù)雜度』多層次的抽象：從晶體管到CPU。多種沖突的約束：低成本與高性能。設(shè)計時間短：延遲的產(chǎn)品通常不合時宜。應(yīng)對設(shè)計復(fù)雜度分治(DivideandConquer)：限制在一段時間內(nèi)你所處理的部件。將一些部件合成更大的部件：晶體管構(gòu)成門電路門電路構(gòu)成功能單元功能單元構(gòu)成處理設(shè)備層次設(shè)計與設(shè)計抽象層次設(shè)計：從頂層到底層的設(shè)計?！喝纾簶?biāo)準(zhǔn)的VLSI設(shè)計流程』設(shè)計抽象：從底層到頂層的歸納。抽象是歸納同一類產(chǎn)品的共性及優(yōu)化。單元的視圖一個單元的內(nèi)部視圖由器件與連線組成一個單元的外部視圖＝類型主體引腳全加器abcinsumcout單元類型示例每個實例（引用）有自己的名字add1（全加器類型）add2（全加器類型）每個實例（引用）是獨立的單元名為信號前綴sumabacincoutcinAdd1(全加器)sumAdd2(全加器)bAdd1.aAdd2.asum層次的邏輯設(shè)計i1(A)xxx(B)i2(A)top(類型1)網(wǎng)表與單元列表網(wǎng)表每個網(wǎng)絡(luò)的構(gòu)成net1:top.in1in1.innet2:i1.outxxx.Btopin1:top.n1xxx.xin1topin2:top.n2xxx.xin2botin1:top.n3xxx.xin3net3:xxx.outi2.inoutnet:i2.outtop.out單元列表每個單元的構(gòu)成top:in1=net1n1=topin1n2=topin2n3=topineout=outneti1:in=net1out=net2xxx:xin1=topin1xin2=topin2xin3=botin1B=net2out=net3i2:in=net3out=outnet單元層次topi1xxxi2層次命名-典型的層次命名top/i1.foo單元名引腳名版圖與它的抽象動態(tài)鎖存器的版圖棒圖抽象晶體管級原理圖抽象混合原理圖抽象（門級與晶體管級）反相器抽象層次規(guī)格書：功能、成本等架構(gòu)：大的模塊邏輯級：門與寄存器電路：晶體管尺寸（速度、功耗有關(guān)）版圖：寄生參數(shù)電路抽象隨時間變化的電壓數(shù)字邏輯抽象離散的時間、離散的邏輯電平全加器全加器寄存器傳輸級抽象抽象的（運算）單元，抽象的數(shù)據(jù)類型++0010000101000011自頂向下與自底向上設(shè)計自頂向下增加了功能細(xì)節(jié)從高層的抽象產(chǎn)生低層細(xì)節(jié)自底向上設(shè)計產(chǎn)生對低層行為的抽象好的設(shè)計需要自頂向下與自底向上兩種反復(fù)。層次設(shè)計與設(shè)計抽象規(guī)格書行為寄存器傳輸級邏輯電路版圖自然語言可執(zhí)行程序序列狀態(tài)機(jī)邏輯門晶體管圖形性能，設(shè)計周期功能單元，時鐘周期邏輯變量，邏輯深度納秒微米功能成本設(shè)計驗證-每個設(shè)計環(huán)節(jié)都必須保證沒有錯誤引入——一個錯誤存在越久，解決的代價越大。前向檢查：由高到低抽象級別間的檢查。反標(biāo)：將性能數(shù)據(jù)復(fù)制到較早（高）的級別。制造測試-與設(shè)計驗證不同：原因在于設(shè)計正確并不表示所有下線的芯片是好的。必須快速地測試制造缺陷是否導(dǎo)致芯片的功能不正常。按速度分級。EDA工具的作用-電子設(shè)計自動化(EDA,

ElectronicDesignAutomatic)加快工作解決復(fù)雜性——可以快速地解決一般問題，并使得設(shè)計者可以集中精力在重要的問題上。使得設(shè)計者不需考慮太大的細(xì)節(jié)，能夠處理大型的設(shè)計。如果需要對細(xì)節(jié)的優(yōu)化，那么可以使用不同的抽象層次（如：晶體管級、門級等）。能夠較容易地權(quán)衡性能與成本代價。評估并優(yōu)化設(shè)計的延遲、功耗等。EDA工具電路分析、原理圖設(shè)計、仿真、綜合(可測性設(shè)計、功耗)、版圖、時序分析等。未來-VLSI工藝已從深亞微米到超深亞微米邁進(jìn)，對于功耗與速度提出了更高的要求?；ヂ?lián)——延遲，交擾，寄生等問題功耗復(fù)雜度——系統(tǒng)芯片，軟硬件協(xié)同設(shè)計等連線參數(shù)-工藝特征等比改變時，連線的延遲基本不變。溝道長度按等比因子縮小，因此晶體管開關(guān)延遲按因子減小。電阻的長度按因子減小，但截面積按2減小，因此電阻按增大。電容的平板面積按2減小，但中間絕緣層也按因子減小，因此電容按減小。優(yōu)化的連線長度Lmax＝A1/2/2連線數(shù)目M＝N2/3，N為單元數(shù)目，當(dāng)集成度增加時，指數(shù)由2/3趨向1/2。集成電路設(shè)計方法+全定制設(shè)計：

定義：一種基于晶體管級的設(shè)計方法。設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由集成電路廠家去進(jìn)行掩膜制造，做出產(chǎn)品。特點：設(shè)計人員可以從晶體管的版圖尺寸、位置和互連線開始設(shè)計，以達(dá)到芯片面積利用率高、速度快、功耗低的最優(yōu)性能的芯片，但這種設(shè)計周期長、成本高，適用于要求性能高或批量很大的芯片。半定制設(shè)計：

半定制設(shè)計又可分為門陣列設(shè)計、標(biāo)準(zhǔn)單元設(shè)計、可編程邏輯器件設(shè)計。都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以犧牲芯片性能為代價來縮短開發(fā)時間

集成電路半定制設(shè)計方法+門陣列設(shè)計又稱“母片”(MasterSlice)法，是早期開發(fā)并得到廣泛應(yīng)用的ASIC技術(shù)，母片是IC工廠按規(guī)格事先生產(chǎn)的芯片，內(nèi)部包括集中基本邏輯門、觸發(fā)器等，芯片中留有一定的連線區(qū)。用戶可以根據(jù)所需要的功能設(shè)計電路，確定連線方式，然后再交廠家布線。這種設(shè)計方法過程簡單、周期短、成本低，但門利用率低、面積大，不利于設(shè)計高性能的芯片。標(biāo)準(zhǔn)單元法庫單元法，是廠家將預(yù)先配置好、經(jīng)過測試，具有一定功能的邏輯塊，作為標(biāo)準(zhǔn)單元儲存在數(shù)據(jù)庫中。設(shè)計人員在電路設(shè)計完成后，利用CAD工具在版圖一級完成與電路一一對應(yīng)