DSP結(jié)構(gòu)特點(diǎn)分類發(fā)展及應(yīng)用

會(huì)計(jì)學(xué)1DSP結(jié)構(gòu)特點(diǎn)分類發(fā)展及應(yīng)用DSP結(jié)構(gòu)特點(diǎn)、分類、發(fā)展及應(yīng)用實(shí)時(shí)數(shù)字信號(hào)處理系統(tǒng)： 采集系統(tǒng)+DSP芯片非實(shí)時(shí)系統(tǒng)：

PC機(jī)上進(jìn)行處理系統(tǒng)的模擬與仿真 或仿真庫(kù)+DSP芯片第1頁(yè)/共63頁(yè)兩個(gè)方面促進(jìn)了DSP的發(fā)展大規(guī)模集成電路技術(shù)的發(fā)展算法革命 例：以FFT快速算法為代表的新算法的提出。第2頁(yè)/共63頁(yè)DSP、MPU、MCU的比較DSP（數(shù)字信號(hào)處理器）：面向高性能、重復(fù)性、數(shù)值運(yùn)算密集型的實(shí)時(shí)處理；MPU（通用微處理器，含CPU）：大量應(yīng)用于計(jì)算機(jī)；MCU（微控制器）：適用于以控制為主的處理過程。第3頁(yè)/共63頁(yè)MPU與DSP結(jié)構(gòu)上的對(duì)比MPU：采用馮?諾依曼結(jié)構(gòu)，即程序指令和數(shù)據(jù)共用一個(gè)存儲(chǔ)空間和單一的地址和數(shù)據(jù)總線；第4頁(yè)/共63頁(yè)MPU與DSP結(jié)構(gòu)上的對(duì)比DSP：為提高運(yùn)算速度，滿足實(shí)時(shí)算法要求，當(dāng)前DSP采用哈佛結(jié)構(gòu)，即將程序指令和數(shù)據(jù)的存儲(chǔ)空間分開，各有自己的地址和數(shù)據(jù)總線，使得處理指令和數(shù)據(jù)可同時(shí)進(jìn)行，大大提高處理效率。即可流水處理（取指、譯碼、訪問數(shù)據(jù)、執(zhí)行等各指令周期重疊起來）。第5頁(yè)/共63頁(yè)MPU與DSP結(jié)構(gòu)上的對(duì)比DSP結(jié)構(gòu)相對(duì)單一，一般采用匯編語言編程，其任務(wù)完成時(shí)間的可預(yù)測(cè)性相對(duì)于結(jié)構(gòu)和指令復(fù)雜，并嚴(yán)重依賴于編譯系統(tǒng)的MPU具有優(yōu)勢(shì)?；贒SP的優(yōu)勢(shì)，新推出的高性能MPU片內(nèi)已融入了DSP功能。 第6頁(yè)/共63頁(yè)MPU與DSP結(jié)構(gòu)上的對(duì)比通常，在相同的指令周期和片內(nèi)指令緩存條件下，DSP是MPU運(yùn)算速度的4倍以上。實(shí)時(shí)數(shù)字信號(hào)處理技術(shù)的核心和標(biāo)志是數(shù)字信號(hào)處理器（DSP）。第7頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（1）普遍采用數(shù)據(jù)總線和程序總線分離的哈佛及改進(jìn)哈佛結(jié)構(gòu)（超級(jí)哈佛結(jié)構(gòu)）。

與嚴(yán)格意義上的哈佛結(jié)構(gòu)的區(qū)別在于：它允許數(shù)據(jù)在程序存儲(chǔ)空間和數(shù)據(jù)存儲(chǔ)空間之間傳輸，從而提高運(yùn)行的速度和編程靈活性，沒有必要設(shè)置專門的系數(shù)ROM，給系統(tǒng)設(shè)計(jì)帶來方便。第8頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（2）采用流水技術(shù)。

每條指令都由片內(nèi)多個(gè)功能單元分別完成，在不提高時(shí)鐘頻率的條件下，減少每條指令的執(zhí)行時(shí)間。第9頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（3）片內(nèi)多條總線可以同時(shí)進(jìn)行取指令和多個(gè)數(shù)據(jù)存取操作，并有輔助寄存器用于尋址。第10頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（4）大多配有獨(dú)立的硬件乘法器和加法器。

主要針對(duì)濾波、相關(guān)、矩陣運(yùn)算等處理過程需要大量乘法累加運(yùn)算的特點(diǎn)，使得同一時(shí)鐘周期內(nèi)可以完成乘及累加兩個(gè)運(yùn)算，也大大加快了FFT的蝶形運(yùn)算速度。第11頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（5）帶有DMA通道控制器及串行通信口等，配合片內(nèi)多總線結(jié)構(gòu)，數(shù)據(jù)塊傳輸速度大大提高。第12頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（6、7）配有中斷處理器和定時(shí)控制器，可以方便地構(gòu)成一個(gè)小規(guī)模系統(tǒng)。具有軟硬件等待功能，能與各種外部存儲(chǔ)器接口。第13頁(yè)/共63頁(yè)DSP的分類

數(shù)字信號(hào)處理器的采用是為了達(dá)到實(shí)時(shí)信號(hào)的高速處理，為適應(yīng)各種不同的實(shí)際應(yīng)用，產(chǎn)生了多種類型、不同檔次的DSP器件。第14頁(yè)/共63頁(yè)DSP按用途分類專用DSP：硬件直接實(shí)現(xiàn)。 一般只針對(duì)一種應(yīng)用，只能通過加載數(shù)據(jù)，控制參數(shù)或在管腳上加控制信號(hào)來使其具有有限的可編程能力。 幾乎都采用定點(diǎn)數(shù)據(jù)格式。通用DSP：用軟件實(shí)現(xiàn)。第15頁(yè)/共63頁(yè)專用DSP

針對(duì)某種具體應(yīng)用而設(shè)計(jì)，常見的有： 卷積/相關(guān)器A100、PDSP16256、HSP43168，F(xiàn)FT專用DSPPDSP16510、A41102，復(fù)乘加器組PDSP16116和PDSP16318，復(fù)數(shù)乘法器GA3806，求模/相角器PDSP16330等。第16頁(yè)/共63頁(yè)卷積/相關(guān)器A100 A100是由INMOS公司生產(chǎn)的32位可變系數(shù)字長(zhǎng)的橫向?yàn)V波器。輸入…...xxxCN-1CN-2C0+D+…...D+輸出轉(zhuǎn)置型橫向?yàn)V波器第17頁(yè)/共63頁(yè)卷積/相關(guān)器A100系數(shù)字長(zhǎng)W階數(shù)輸入字長(zhǎng)輸出范圍輸出字長(zhǎng)內(nèi)部字長(zhǎng)可級(jí)聯(lián)否晶振F工作頻率封裝4、8、12、16bit3216bit4級(jí)可選24bit36bit是30MHz2F/W84PGA4種可變系數(shù)字長(zhǎng)固定階數(shù)采用定點(diǎn)數(shù)據(jù)格式，為保證精度和防止溢出，其片內(nèi)運(yùn)算單元采用較寬字長(zhǎng)，并有移位控制功能可選擇合適的輸出字段如：W=12bit，工作頻率為5MHz第18頁(yè)/共63頁(yè)采用多個(gè)功能操作一致的乘加器組，易流水實(shí)現(xiàn)?？啥嗥?jí)聯(lián)使用，以增加濾波器長(zhǎng)度。A100曾廣泛應(yīng)用，但處理能力相對(duì)落后，已由PDSP16256取代。卷積/相關(guān)器A100第19頁(yè)/共63頁(yè)卷積/相關(guān)器PDSP16256PLESSYGEC公司產(chǎn)品，固定系數(shù)字長(zhǎng)（12bit），可變階數(shù)的橫向?yàn)V波器。內(nèi)部為兩個(gè)可分/可級(jí)聯(lián)的8階橫向?yàn)V波器，全速（40MHz）工作時(shí)，相當(dāng)于16階。若按2的冪次復(fù)用各階乘法器，則可以在工作速率倍減的同時(shí)，獲得階數(shù)的倍增。第20頁(yè)/共63頁(yè)卷積/相關(guān)器PDSP16256也采用轉(zhuǎn)置型橫向?yàn)V波器結(jié)構(gòu)（可級(jí)聯(lián)），與A100不同的是它的每個(gè)抽頭都對(duì)應(yīng)很多個(gè)系數(shù)，當(dāng)系數(shù)循環(huán)切換，而數(shù)據(jù)暫時(shí)不更新時(shí)，相當(dāng)于對(duì)同一輸入數(shù)據(jù)乘以多組權(quán)系數(shù)，等效于系數(shù)字長(zhǎng)加長(zhǎng)。第21頁(yè)/共63頁(yè)卷積/相關(guān)器PDSP16256可見，處理能力有了較大提高。缺點(diǎn)是系數(shù)字長(zhǎng)固定為12bit，精度受限。系數(shù)字長(zhǎng)W階數(shù)輸入字長(zhǎng)輸出字長(zhǎng)內(nèi)部字長(zhǎng)可級(jí)聯(lián)否晶振F工作速率封裝12bit16*2m

16bit32bit32bit是40MHzF/2m144PQFP208PQFPm=0、1、2、3，最大16*23=128階，對(duì)應(yīng)工作速率5MHz第22頁(yè)/共63頁(yè)FFT專用DSP——PDSP16510PLESSYGEC公司產(chǎn)品，40MHz主頻，256點(diǎn)與1024點(diǎn)兩種工作模式，可提供1024點(diǎn)復(fù)數(shù)FFT所需工作空間，1024點(diǎn)FFT需要在前端加上數(shù)據(jù)緩存器，并有無重合、1/4重合、1/2重合和3/4重合等多個(gè)選項(xiàng)。第23頁(yè)/共63頁(yè)FFT專用DSP——PDSP16510輸入緩存16bit（實(shí)）16bit（虛）工作區(qū)A工作區(qū)B窗函數(shù)（3組）旋轉(zhuǎn)因子ROM表40MHz移位定標(biāo)輸入實(shí)部輸出虛部輸出16bit16bit第24頁(yè)/共63頁(yè)FFT專用DSP——PDSP16510在40MHz系統(tǒng)時(shí)鐘條件下，單片完成1024點(diǎn)復(fù)數(shù)FFT（基-4）的片內(nèi)處理時(shí)間為98us，并在2*25.6us內(nèi)完成數(shù)據(jù)的輸入和輸出。1024/40MHz=25.6us第25頁(yè)/共63頁(yè)FFT專用DSP——PDSP16510無重合時(shí)，相當(dāng)于6.8MHz的數(shù)據(jù)吞吐率。1/4重合時(shí)，相當(dāng)于5.1MHz的數(shù)據(jù)吞吐率。1024/（98+2*25.6）us=6.8MHz768/（98+2*25.6）us=5.1MHz第26頁(yè)/共63頁(yè)FFT專用DSP——PDSP16510可以看出，當(dāng)系統(tǒng)采用1/4重合的最小重疊模式時(shí)，系統(tǒng)采用低于5.1MHz的采樣時(shí)鐘是可行的，但當(dāng)采樣率大于5.1MHz時(shí)，無法滿足系統(tǒng)的實(shí)時(shí)性要求。專用DSP設(shè)置的不靈活（如固定的重疊模式）的缺點(diǎn)，及芯片本身性能的限制很大程度上制約了它的應(yīng)用。第27頁(yè)/共63頁(yè)EPLD/FPGA實(shí)現(xiàn)專用DSP功能隨著EPLD/FPGA集成度、速度的不斷提高，可按照用戶的要求設(shè)計(jì)出相應(yīng)的專用DSP，專用性更強(qiáng)。相對(duì)于ASIC技術(shù)設(shè)計(jì)的專用DSP，EPLD/FPGA技術(shù)實(shí)現(xiàn)的DSP在集成度和速度上略有差距，但具有方便、快捷、靈活和低成本的特點(diǎn)。第28頁(yè)/共63頁(yè)通用DSP早期：

S2811（1978）、2920（1979）， 二者均無單周期乘法器；

μPD7720是第一塊具有專門硬件乘法器的商用DSP芯片。第29頁(yè)/共63頁(yè)通用DSP

當(dāng)前通用DSP最有影響的廠商：

TI（TMS320系列）、ADI（ADSPSHARC系列），產(chǎn)品系列最全，市場(chǎng)占有率最高。 另，Motorola（PowerPC系列）第30頁(yè)/共63頁(yè)TMS320系列家族的發(fā)展TMS32010（1982）TMS320C10（改進(jìn)哈佛結(jié)構(gòu)）TMS320C2XTMS320C3X（浮點(diǎn)）TMS320C4X（并行DSP）TMS320C5X/C54X/C55X（定點(diǎn)）TMS320C62X/C64X（定點(diǎn)）/C67（浮點(diǎn)）第31頁(yè)/共63頁(yè)ADSPSHARC（TigerSHARC）系列家族的發(fā)展ADSP21XX（ADSP210X、211X、217X、218X、219X）Blackfin（ADSPBF53X、ADSPBF56X）定點(diǎn)：浮點(diǎn)：高端：低端：ADSP21060ADSP21160MADSP21061ADSP21161NADSPTS101ADSPTS201ADSPTS202/203第32頁(yè)/共63頁(yè)ADSP21160~TMS320C6701性能比較指標(biāo)TMS3200C6701ADSP21160主頻167MHz，1GFLOPS100MHz，600MFLOPS內(nèi)存1Mbit4Mbit指令結(jié)構(gòu)VLIWSIMD指令字8*32bit48bit累加器40bit80bit鏈路口無6個(gè)8bit鏈路口外部總線32bit64bitDMA4通道14通道循環(huán)尋址緩沖8個(gè)32個(gè)并行多處理器結(jié)構(gòu)無有1024點(diǎn)復(fù)FFT時(shí)間120us90us對(duì)外部存儲(chǔ)器速度要求6ns20ns（倍頻產(chǎn)生核工作時(shí)鐘，外部時(shí)鐘本身并不高）第33頁(yè)/共63頁(yè)ADSP21160與ADSP21060的比較ADSP21160的主頻（100MHz）是ADSP21060（40MHz）的2.5倍，且有兩個(gè)并行的處理內(nèi)核（SIMD結(jié)構(gòu)），所以運(yùn)算速度是后者的5倍；DMA通道數(shù)由10個(gè)增加為14個(gè)；鏈路口位寬由4bit增加為8bit。第34頁(yè)/共63頁(yè)當(dāng)前最先進(jìn)的通用DSP2003年6月，ADI在召開的嵌入式處理器論壇上發(fā)布，推出新一代TigerSHARC處理器產(chǎn)品ADSPTS201/202/203。2004年7月，TI公司宣布通過采用新型數(shù)字信號(hào)處理器TMS320C6711，基于DSP的系統(tǒng)設(shè)計(jì)人員不僅能提高系統(tǒng)性能還可以顯著降低DSP成本。

ADSPTS201和TMS320C6711D是目前浮點(diǎn)DSP中性能最高，速度最快的兩款浮點(diǎn)DSP。TMS320C6414T-1000是目前最快的定點(diǎn)DSP。第35頁(yè)/共63頁(yè)指標(biāo)TS201TMS320C6711DTMS320C6414T-1000主頻600MHz/500MHz250MHz1GHz指令周期1.67ns/2ns4ns1ns指令數(shù)/周期4個(gè)32bit的指令8個(gè)32bit的指令8個(gè)32bit的指令MIPS（每秒百萬條指令）240020008000MFLOPS

3600（2個(gè)運(yùn)算核，每個(gè)可執(zhí)行3條浮點(diǎn)操作/周期。1個(gè)浮點(diǎn)乘，1個(gè)浮點(diǎn)加，1個(gè)浮點(diǎn)減）1500（6個(gè)浮點(diǎn)運(yùn)算單元）無MACS80bit時(shí)1.2GMACs40bit時(shí)4.8GMACs500MMACs（2MACs/周期）16bit時(shí)4GMACs8bit時(shí)8GMACs1024點(diǎn)復(fù)數(shù)FFT15.7us

指令結(jié)構(gòu)VLIW支持SIMDVLIWVLIW第36頁(yè)/共63頁(yè)片內(nèi)存儲(chǔ)器24Mbit64KbitL1512KbitL2256KbitL18MbitL2內(nèi)部數(shù)據(jù)總線4條128bit1條256bit1條256bit內(nèi)部地址總線4條32bit1條32bit1條32bit內(nèi)部數(shù)據(jù)率38.4Gbytes/s8Gbytes/s32Gbytes/s指令字4x32bit8x32bit8x32bit通用寄存器32個(gè)32bit32個(gè)32bit64個(gè)32bit數(shù)據(jù)格式32/40bit浮點(diǎn)1-、8-、16-、32-、40-、64-、128-bit定點(diǎn)32/40bit浮點(diǎn)64bit浮點(diǎn)32bit定點(diǎn)8-,16-,32-bit定點(diǎn)累加器80bit無無DMA14個(gè)通道16個(gè)通道64個(gè)通道片外數(shù)據(jù)總線64bit32bit32-,16-bit片外地址總線32bit28bit32bit鏈路口4個(gè)8bit全雙工LVDS口無無第37頁(yè)/共63頁(yè)鏈路口傳輸率1Gbytes/s無無并行多處理器結(jié)構(gòu)支持多達(dá)8個(gè)處理器無無指令代數(shù)表達(dá)式高復(fù)雜高復(fù)雜串口2個(gè)2個(gè)多通道緩沖串口3個(gè)定時(shí)器2個(gè)64bit的定時(shí)器2個(gè)32bit的定時(shí)器3個(gè)32bit的定時(shí)器JTAG支持支持支持內(nèi)部PLL有有有工作電壓2.5VVDDIO1.2VVDD1.5VVDD_DRAM3.3-VI/O,1.40-V內(nèi)部電壓3.3-VI/O,1.20-V內(nèi)部電壓封裝576BGA272BGA532BGA價(jià)格萬片定價(jià)：299$/片萬片定價(jià)：18$/片萬片定價(jià):189$/片主要應(yīng)用高性能、大存儲(chǔ)量的信號(hào)處理和圖像應(yīng)用,2G、2.5G和3G無線基站、雷達(dá)與聲納應(yīng)用生物辨識(shí)與語音識(shí)別,儀表、測(cè)試計(jì)量、智能傳感器接口以及機(jī)器人技術(shù)等工業(yè)應(yīng)用,醫(yī)療設(shè)備、可視化檢查、振動(dòng)分析、雷達(dá)聲納以及車載電子設(shè)備視頻與影像應(yīng)用,語音與音頻應(yīng)用,自適應(yīng)天線陣列到智能車載乃至人造視覺,無線基站、基于IP的視頻、高速寬帶聯(lián)網(wǎng)、醫(yī)學(xué)診斷與雷達(dá).

開發(fā)工具VisualDSP++3.0forTigerSHARC支持匯編和C語言Ccs2.0ofdsp6000支持匯編和c語言Ccs2.0ofdsp6000支持匯編和c語言第38頁(yè)/共63頁(yè)比較結(jié)果TigerSHARC處理器更適合構(gòu)成多處理器系統(tǒng)。

TigerSHARC處理器提供兩種類型的接口，這兩種接口直接支持可擴(kuò)展的多處理器系統(tǒng)，而無需價(jià)格很高的外部邏輯電路。簇總線接口可支持連接高達(dá)8個(gè)TigerSHARC處理器，一個(gè)共享公共總線的外部存儲(chǔ)器和一個(gè)全局存儲(chǔ)器映射，從而形成一種非常簡(jiǎn)單的多處理器編程模式。鏈路口是一個(gè)帶寬很寬的接口，他提供TigerSHARC處理器之間或TigerSHARC處理器與其他器件之間點(diǎn)對(duì)點(diǎn)通信。這些接口的總帶寬超過5Gbps，該性能遠(yuǎn)遠(yuǎn)超過所有同類的處理器。

第39頁(yè)/共63頁(yè)比較結(jié)果TigerSHARC處理器做定點(diǎn)和浮點(diǎn)處理都可以,比TI的更具靈活性。

TigerSHARC處理器內(nèi)核在高性能信號(hào)處理器中之所以獨(dú)特，因?yàn)樗苯又С侄c(diǎn)和浮點(diǎn)兩種數(shù)據(jù)類型，同時(shí)它還具有一種專門針對(duì)通信和圖象應(yīng)用的獨(dú)特指令集。

第40頁(yè)/共63頁(yè)比較結(jié)果TigerSHARC處理器處理速度遠(yuǎn)大于TMS320C6711D。TigerSHARC處理器編程相對(duì)TMS320C6711容易。TigerSHARC處理器的價(jià)格比TI的產(chǎn)品貴。

同系列的DSP芯片TS202與TS201相比，主頻500MHz，內(nèi)部存儲(chǔ)器為12Mbit，價(jià)格降低了一半；TS203的內(nèi)部存儲(chǔ)器為4Mbit,售價(jià)更低。第41頁(yè)/共63頁(yè)通用DSP的發(fā)展趨勢(shì)集成度及性能加速增長(zhǎng)，低功耗，更加密集的封裝形式（如BGA）軟件化（如軟件無線電概念）模塊化設(shè)計(jì)（采用標(biāo)準(zhǔn)化總線接口）多芯片組裝技術(shù)（ MCM）與可編程器件結(jié)合（FPGA＋DSP）第42頁(yè)/共63頁(yè)DSP的應(yīng)用DSP芯片的確定存儲(chǔ)器（類型、容量、速度）確定I/O設(shè)計(jì)主控設(shè)計(jì)DSP軟件設(shè)計(jì)DSP開發(fā)工具第43頁(yè)/共63頁(yè)DSP芯片的確定

根據(jù)實(shí)際應(yīng)用要求的處理速度,內(nèi)存需求,是否需要多處理系統(tǒng)以及開發(fā)成本等因素,選擇合適的DSP來構(gòu)成實(shí)際的DSP系統(tǒng)。具體可考慮以下因素：

運(yùn)算速度、硬件資源、運(yùn)算精度、功耗、開發(fā)工具、成本價(jià)格、封裝形式第44頁(yè)/共63頁(yè)運(yùn)算速度指令周期MACFFT執(zhí)行時(shí)間MIPSMOPSMFLOPS第45頁(yè)/共63頁(yè)硬件資源

包括片內(nèi)RAM、ROM的容量，外部可擴(kuò)展的程序和數(shù)據(jù)空間，總線接口，I/O接口等。運(yùn)算精度定點(diǎn)DSP：精度較低，功耗較低，價(jià)格低浮點(diǎn)DSP：精度較高，功耗較高，價(jià)格高第46頁(yè)/共63頁(yè)芯片功耗

某些DSP應(yīng)用場(chǎng)合，如便攜式、機(jī)載、空間應(yīng)用等，需要低功耗芯片。 這也是DSP的發(fā)展趨勢(shì)之一。成本價(jià)格民用產(chǎn)品的成本限制開發(fā)周期的價(jià)格規(guī)律第47頁(yè)/共63頁(yè)DIP、PGA、PLCC、QFP、BGA

越來越密集的封裝形式商用級(jí)、工業(yè)級(jí)或軍品級(jí)芯片封裝形式第48頁(yè)/共63頁(yè)DSP軟件設(shè)計(jì)

通過編程進(jìn)行算法實(shí)現(xiàn)，并使程序效率滿足實(shí)時(shí)性要求。匯編：代碼效率高，復(fù)雜高級(jí)語言（C）：可讀性強(qiáng)，易維護(hù)，代碼效率不高混合編程：通常以C代碼為主體，調(diào)用匯編代碼函數(shù)（算法核心，占用大部分運(yùn)行時(shí)間，達(dá)95%）第49頁(yè)/共63頁(yè)DSP軟件設(shè)計(jì)過程了解編程規(guī)范進(jìn)行軟件組織 控制程序+初始化程序+I/O程序+核心算法程序 其中，存儲(chǔ)器配置很重要，文檔管理（修改記錄、程序注釋）也必不可少注意：模塊化設(shè)計(jì)，易于調(diào)試

第50頁(yè)/共63頁(yè)DSP開發(fā)工具軟硬件配合調(diào)試，需要硬件仿真器（Emulator）和軟件模擬器（Simulator），它們都屬于DSP開發(fā)工具。選擇開發(fā)工具是選擇DSP的重要參考指標(biāo)。第51頁(yè)/共63頁(yè)開發(fā)環(huán)境構(gòu)成主機(jī)（微機(jī)或工作站）+目標(biāo)機(jī)（裝有目標(biāo)DSP的硬件系統(tǒng)或由軟件模擬的目標(biāo)處理器）通訊采用串口、并口、微機(jī)總線（PCI、ISA）、或?qū)Ｓ梅抡娼涌冢↗TAG）第52頁(yè)/共63頁(yè)基本開發(fā)工具代碼產(chǎn)生工具和調(diào)試工具對(duì)源代碼編譯，生成可在DSP上運(yùn)行的可執(zhí)行代碼，并進(jìn)行鏈接。Compiler+linker觀察工作狀態(tài)，控制代碼執(zhí)行，并顯示結(jié)果，用于調(diào)試及性能測(cè)試。Debugger、Simulator（軟件模擬器）、EVM（評(píng)估模塊，帶目標(biāo)DSP、存儲(chǔ)器及接口）、Emulator（硬件仿真器）等第53頁(yè)/共63頁(yè)常用開發(fā)工具

不同DSP廠商有自己特有的開發(fā)工具（軟件集成環(huán)境）：TI：CCS（CodeComposerStudio）ADI：VisualDSP（含Ccompiler、Assembler、Linker、Simulator、Debugger）第54頁(yè)/共63頁(yè)DSP的結(jié)構(gòu)特點(diǎn)（2）采用流水技術(shù)。

每條指令都由片內(nèi)多個(gè)功能單元分別完成，在不提高時(shí)鐘頻率的條件下，減少每條指令的執(zhí)行時(shí)間