eda教程時(shí)鐘分頻電路

會(huì)計(jì)學(xué)1eda教程時(shí)鐘分頻電路2023/1/182內(nèi)容概要實(shí)驗(yàn)?zāi)康膶?shí)驗(yàn)要求實(shí)驗(yàn)原理實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)報(bào)告第1頁(yè)/共14頁(yè)2023/1/183實(shí)驗(yàn)?zāi)康牧私鈺r(shí)鐘分頻電路的原理。掌握使用always塊結(jié)構(gòu)和if-else語(yǔ)句實(shí)現(xiàn)時(shí)序邏輯電路的方法。掌握使用reg型變量實(shí)現(xiàn)同步計(jì)數(shù)器的方法。掌握VerilogHDL語(yǔ)言中parameter常量及if語(yǔ)句的用法。學(xué)習(xí)和掌握采用ModelSim軟件進(jìn)行功能仿真的方法。第2頁(yè)/共14頁(yè)2023/1/184實(shí)驗(yàn)要求設(shè)計(jì)兩個(gè)時(shí)鐘分頻電路輸入信號(hào)時(shí)鐘信號(hào)clki清零脈沖clr（高有效）輸出信號(hào)輸出時(shí)鐘信號(hào)clko（1）假設(shè)輸入時(shí)鐘周期為1ms，設(shè)計(jì)分頻電路1，使輸出時(shí)鐘周期為10ms，并采用同步清零方式。（2）假設(shè)輸入時(shí)鐘頻率50MHz,設(shè)計(jì)分頻電路2，使輸出時(shí)鐘周期為1ms，并采用異步清零方式。第3頁(yè)/共14頁(yè)2023/1/185實(shí)驗(yàn)原理時(shí)鐘分頻電路原理異步二進(jìn)制加法計(jì)數(shù)器

用n個(gè)T’觸發(fā)器，實(shí)現(xiàn)對(duì)輸入時(shí)鐘的2n分頻。將低位觸發(fā)器的輸出，接到高一位觸發(fā)器的CP端（下降沿觸發(fā)時(shí)），最高位觸發(fā)器的輸出，即為對(duì)輸入時(shí)鐘的2n分頻信號(hào)。第4頁(yè)/共14頁(yè)2023/1/186實(shí)驗(yàn)原理時(shí)鐘分頻電路原理同步二進(jìn)制加法計(jì)數(shù)器(推薦)

用n個(gè)T觸發(fā)器，實(shí)現(xiàn)對(duì)輸入時(shí)鐘的2n分頻。即第一級(jí)觸發(fā)器的T1=1；第二級(jí)觸發(fā)器在第一級(jí)觸發(fā)器為1時(shí)，再來(lái)計(jì)數(shù)脈沖才翻轉(zhuǎn)，因此T2=Q1；第三級(jí)觸發(fā)器在第一級(jí)、第二級(jí)觸發(fā)器都為1時(shí)，再來(lái)計(jì)數(shù)脈沖才翻轉(zhuǎn)，因此T3=Q2·Q1；依此類(lèi)推，第n級(jí)觸發(fā)器的Tn=Qn-1

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·Q2·Q1。最高位觸發(fā)器的輸出，即為對(duì)輸入時(shí)鐘的2n分頻信號(hào)。

第5頁(yè)/共14頁(yè)2023/1/187如何實(shí)現(xiàn)非2n分頻的整數(shù)分頻？可使用reg型變量實(shí)現(xiàn)計(jì)數(shù)器的功能。用parameter常量設(shè)定計(jì)數(shù)器的寬度，當(dāng)計(jì)數(shù)器的值達(dá)到此寬度時(shí)，計(jì)數(shù)器重新回到0狀態(tài)，否則繼續(xù)計(jì)數(shù)。reg[3:0]count;parametercount_width=10;……beginif(count==count_width-1)count=0;elsecount=count+1;endclkout=count[3];若電路沒(méi)有特殊要求，可用加法計(jì)數(shù)器的最高位輸出作為分頻電路的輸出；否則根據(jù)實(shí)際要求對(duì)分頻電路的輸出進(jìn)行賦值。第6頁(yè)/共14頁(yè)2023/1/188實(shí)驗(yàn)內(nèi)容用VerilogHDL語(yǔ)言設(shè)計(jì)(1ms-10ms)分頻電路1.

用加法計(jì)數(shù)器的最高位輸出作為分頻電路的輸出。第7頁(yè)/共14頁(yè)2023/1/1892.

修改程序，使輸出時(shí)鐘clko在計(jì)夠10個(gè)數(shù)后才有一個(gè)正跳變。采用非阻塞賦值語(yǔ)句。clkout只在計(jì)數(shù)值為9時(shí)為"1",其他時(shí)候都為"0"；采用非阻塞賦值,clkout比count值正好滯后一個(gè)時(shí)鐘周期。

第8頁(yè)/共14頁(yè)2023/1/18103.

設(shè)計(jì)電路使輸出時(shí)鐘信號(hào)的前半周為低電平，后半周為高電平。提示：當(dāng)計(jì)數(shù)器計(jì)到分頻系數(shù)的一半時(shí)，計(jì)數(shù)器清零;

且clkout翻轉(zhuǎn)（clkout=~clkout;）。第9頁(yè)/共14頁(yè)2023/1/1811用VerilogHDL語(yǔ)言設(shè)計(jì)(20ns-1ms)分頻電路

1.用加法計(jì)數(shù)器的最高位輸出作為分頻電路的輸出。第10頁(yè)/共14頁(yè)2023/1/18122.

修改程序，使輸出時(shí)鐘clkout在計(jì)夠50000個(gè)數(shù)后才有一個(gè)正跳變。第11頁(yè)/共14頁(yè)2023/1/18133.采用ModelSim軟件進(jìn)行功能仿真提示：在測(cè)試文件中時(shí)鐘激勵(lì)的周期設(shè)為20ns，仿真結(jié)束時(shí)間設(shè)為3ms。

第12頁(yè)/共14頁(yè)2023/1/1814實(shí)驗(yàn)報(bào)告在第一個(gè)分頻電路中，三種方法的仿真波形有何不同？哪種波形更合理？仿真中是否出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)？若有，如何解決？給出每種方法的時(shí)序仿真波形截圖，并結(jié)合自己的設(shè)計(jì)思路加以說(shuō)明。同步