EDA技術(shù)與Verilog設(shè)計(jì)典型FPGACPLD的結(jié)構(gòu)與配置

會(huì)計(jì)學(xué)1EDA技術(shù)與Verilog設(shè)計(jì)典型FPGACPLD的結(jié)構(gòu)與配置Cyclone系列器件的結(jié)構(gòu)與原理

CycloneLE結(jié)構(gòu)圖

第1頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理

CycloneLE普通模式

第2頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理CycloneLE動(dòng)態(tài)算術(shù)模式

第3頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理CycloneLAB結(jié)構(gòu)

第4頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理

LAB陣列

第5頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理LAB控制信號(hào)生成

第6頁(yè)/共26頁(yè)Cyclone系列器件的結(jié)構(gòu)與原理

快速進(jìn)位選擇鏈

第7頁(yè)/共26頁(yè)LUT鏈和寄存器鏈的使用

Cyclone系列器件的結(jié)構(gòu)與原理

第8頁(yè)/共26頁(yè)LVDS連接

Cyclone系列器件的結(jié)構(gòu)與原理

第9頁(yè)/共26頁(yè)MAX7128S的結(jié)構(gòu)

1．邏輯陣列塊(LAB)3.2典型CPLD的結(jié)構(gòu)第10頁(yè)/共26頁(yè)MAX7000系列的單個(gè)宏單元結(jié)構(gòu)

2．宏單元第11頁(yè)/共26頁(yè)3．?dāng)U展乘積項(xiàng)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)第12頁(yè)/共26頁(yè)3．?dāng)U展乘積項(xiàng)并聯(lián)擴(kuò)展項(xiàng)饋送方式第13頁(yè)/共26頁(yè)4．可編程連線陣列(PIA)

PIA信號(hào)布線到LAB的方式

第14頁(yè)/共26頁(yè)5．I/O控制塊EPM7128S器件的I/O控制塊

第15頁(yè)/共26頁(yè)3.3編程與配置

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND下載接口引腳信號(hào)名稱

USB-Blaster下載電纜第16頁(yè)/共26頁(yè)JTAG方式的在系統(tǒng)編程

CPLD編程下載連接圖第17頁(yè)/共26頁(yè)JTAG方式的在系統(tǒng)編程多CPLD芯片ISP編程連接方式

第18頁(yè)/共26頁(yè)使用PC并行口配置FPGAPS模式，F(xiàn)LEX10K配置時(shí)序

第19頁(yè)/共26頁(yè)使用PC并行口配置FPGA

多FPGA芯片配置電路

第20頁(yè)/共26頁(yè)FPGA專用配置器件FPGA的配置電路原理圖第21頁(yè)/共26頁(yè)FPGA專用配置器件EPCS器件配置FPGA的電路原理圖

第22頁(yè)/共26頁(yè)使用單片機(jī)配置FPGA用89C52進(jìn)行配置

第23頁(yè)/共26頁(yè)使用CPLD配置FPGA使用單片機(jī)配置的缺點(diǎn)：1、速度慢，不適用于大規(guī)模FPGA和高可靠應(yīng)用；2、容量小，單片機(jī)引腳少，不適合接大的ROM以存儲(chǔ)較大的配置文件；3、體積大，成本和功耗都不利于相關(guān)的設(shè)計(jì)。

第24頁(yè)/共26頁(yè)習(xí)題

3-1OLMC有何功能？說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。3-2

什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？3-3

什么是基于查找表的可編程邏輯結(jié)構(gòu)？3-4FLEX10K系列器