第三期手機主板layout培訓(xùn)錄像-bb和ddr復(fù)用注意事項mtpcb design guidelines simplified chinesev

AVV版日描編輯初版TinaTang,MasonWu,JinTao,ZhuanningCao,FKPan,CharlesMT6328footprintTina Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All DualDual CortexCortexA531.3-LTE13MCamera FaceDetection/ Hot4GLTE4GLTE

TierTier1PerformanceLowPower Copyright?MediaTekInc.All Bodysize:Ballpitch:Balldiameter:Ballcount: Copyright?MediaTekInc.All 域圖圖圖圖如下圖所示，焊墊皆為copperdefined。 Copyright?MediaTekInc.All DDR

POWER&

BPI

C2K

BPI Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All PCB之總疊層厚 超過0.9mm±10%各層銅箔屬性、佳之電性設(shè)計。在”Layerdefinition”中，這里只針對LPDDR3和CPU做建議。其中“空白”的部分可自行決定，若有空間，可用來做LPDDR2/3和CPU的PWR/GNDplane的補強。行設(shè)計即可這邊共建議了以下幾種疊構(gòu) Copyright?MediaTekInc.All 6LHDI-1(1-4-1),LayerdefinitionSignal/Power/Ground(S/P/G)SPrepregS4PrepregGGGGPPrepregPPPrepregGGGG0.8mm Copyright?MediaTekInc.All 8LHDI-1(1-6-1), LayerdefinitionSignal/Power/Ground(S/P/G)SPrepreg.SPrepregGGGGPPrepregPGGGPPrepregGGPrepregGGG0.8mm如果板厚需調(diào)整,請維持建議的PP厚度不變,僅調(diào)整core厚度以達(dá)需求 Copyright?MediaTekInc.All 8LHDI-2(2-4-2),0.9mm/Suggestion(0.9Suggestion(0.65LayoutSPrepregPrepregSPrepregPrepregGGGGPrepregPrepregPPGPrepregPrepregGPPrepregPrepregGGPrepregPrepregGGG0.9mm0.65mm如果板厚需調(diào)整,請維持建議的PP厚度不變,僅調(diào)整core厚度以達(dá)需求 Copyright?MediaTekInc.All 8LHDI-2(1-1-4-1-1),0.9mm/Suggestion(0.9Suggestion(0.65LayoutSPrepregPrepregSPrepregPrepregGGGGPrepregPrepregPPGPrepregPrepregGPPrepregPrepregGGPrepregPrepregGGG0.9mm0.65mm如果板厚需調(diào)整,請維持建議的PP厚度不變,僅調(diào)整core厚度以達(dá)需求 Copyright?MediaTekInc.All 外部使用4/4mil下 外ViaBlindVia(underchip)4/10BlindVia(outsidechip)4/12Buried Copyright?MediaTekInc.All

GPSC2K Copyright?MediaTekInc.All 第一和第二圈的球(all盡量從Layer1出線第三到第五圈的球(粉all盡量從Layer2出線(4/10mil)請打在焊盤正第五圈之后的球從內(nèi)(all)在打埋孔時，請意PWR/GNDplane的完整性綠綠色/紅色球標(biāo)示這些球都是PWR/GNDball注意 Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All PCB模塊設(shè)建議第一優(yōu)先采用MTK 此設(shè)計趨勢，必須同時滿足CPU之電源傳輸網(wǎng)絡(luò)(PDN)，和mobilememory之高頻電 Layout模塊化進(jìn)行介紹，提供了最佳的CPU&MCPMemorylayout設(shè)計，其目的除了?? Copyright?MediaTekInc.All EnablingyourHigh-speedDigitalSIE(SignalInteritExpress)SI/PIsimulation#SignalC7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,DataD7,C14,D14,4DataE12,F12,E15,F15,E17,F17,E20,8DifferentialdatastrobeD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockenableChipselect1DriveStrength1ReferenceE9,2DifferentialclockG9,H9,G12,H12,G14,H14,G16,H16,G18,8ProvideLPDDR3DRAMcontrollerI/Opower.V=1.2V,MT6735所支持之LPDDR3最快可達(dá)1466Mbps。如果PCB未照規(guī)范設(shè)計，訊號線之間的電磁耦合將會產(chǎn)生常嚴(yán)重之訊號完整性(signalintegrity)的問題，造成LPDDR3信號之不穩(wěn)定。強烈建議客戶優(yōu)先 發(fā)科提供之MMD(MediaTekModuleDesign)方案，并提交PCB設(shè) 暨相關(guān)PCB迭構(gòu)信息給聯(lián)發(fā)科技支持 工程員進(jìn)行SI和PDN的仿 Copyright?MediaTekInc.All LPDDR3_eMCPplacement擺件時將MT6735和LPDDR3_eMCP盡量靠近，并控制兩者間距(△Y)小于0.5mm，△Y愈小愈好 Copyright?MediaTekInc.All 和疊構(gòu)建議Routing時直接以最短距離將MT6735和LPDDR3_eMCP(221ball)對接，布線及疊構(gòu)請依照下圖建議線寬/線距：Use3mil/3milforalltracesfromMT6735to,,,CA0~CA4/DQS/CLK在L4所有訊號線均不需要調(diào)等長，也不需要特別做阻抗控制，只要讓線長越短越好訊號線分別走在L1、L2、L4DQ:L1走線每3根信號做GNDshielding；L2走線保持每1根信號做shielding,,,):CMDADDRCA0~CA4:走在L4，走線需與相鄰走線相距2WL1/L2走線時盡量上下錯開，減少平 的情況L1、L2的GND走線,視情況用Via連接，并在兩 Copyright?MediaTekInc.All #C7,A8,#C7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,B22DataD7,C14,D14,4DataDQ走線以L1、L2為主，以最短距離對接 繞線。走線正下方的L3請保持完整的GND參考面連接GND走線，如果在GND線的兩端無法加via，請作keepout不鋪銅在L2的訊號線，每條訊號線皆以GNDtrace相互隔開，線寬/線距皆為W=3mil，并在GND線的頭尾上下連接L2/L3的GND走線，如果在線的兩端無法加via，請作keepout不鋪銅

WWWWW

WWWWWWWWWWW

PCB PCB

#SignalD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockChip供via連接CA0~CA4,走線於L4，走線需與相鄰走線相距2W在L1的訊號線，每條訊號線皆以GNDtrace相互隔開，L1/L2上下走線需錯開,以減少crosstalk效應(yīng)，并在GND連接L1/L2的GND走線，如果在GND線的兩端無法加via，請作keepout在L2的訊號線，每條訊號線皆以GNDtrace相互隔開，線寬/線距皆為W=3mil，此種做法對CA的降噪非常重要，需特WW

WWWWW

PCB PCB PCB

WWWWWWWWWW L1

L2withoutgroundL3splitref.

FortheFortherestdesigndetailsPleaserefertoP27~P36 CA CA(CA5~CA9,CS0,CS1,#SignalE12,F12,E15,F15,E17,F17,E20,F208DifferentialdatastrobepairE9,2Differentialclockpair

PCBlayout=mils，WG≥3mils請注意PTH孔的間隔，Wvia110mils

Copyright?MediaTekInc.All PCBlayout 請注意PTH孔的間隔(≥10mils，以利形成power與GND

WWWW Wvia1≥10GND ##1ReferenceEVREF的分壓電阻請選用1K~10K?1%電阻走 相鄰于高速訊號線，如EDQ、EDQS、EDCLKDQM、或EA等訊號EVREF面、電源線、或與間距≥3mils。請在底層或上層連接分壓電阻與耦合電容兩顆0.1uF

在L1、L2直下孔接內(nèi)在L4相連顆1uF

CapandVoltage

LL4CapandVoltagedivider Copyright?MediaTekInc.Allrights

與去耦合電 #Signal1DriveStrength Copyright?MediaTekInc.All DRAMDRAMDRAMDRAM(0.1uFx(critical整個PDN的網(wǎng)絡(luò)從MT6328(PMIC)outputpin開始，產(chǎn)生DC直流電源，經(jīng)過電源傳輸網(wǎng)絡(luò)后，流入DRAM的電群(DRAMcaps)，流入 ,，準(zhǔn)備做為電流抽載的供給來源從”DRAMcaps”到MT6735的走線與鉆孔為關(guān)鍵路徑(criticalpath)，此路徑須符合PCBlayoutguideline的要在”DRAMcaps”區(qū)間請至少放上5顆0.1uF及2顆2.2uF電容，放置位置離MT6735之DVDD12_EMI愈近愈好L1定義為”DRAMcaps”區(qū)至MT6735DVDD12_EMI的相對距離trace，關(guān)鍵路徑之長度L1越短越好。此外，其它layoutguideline如下雙面置件：顆及顆電容置于M5DDD_M直接串接此電容。5出球的連結(jié)設(shè)計實例。單面置件：若因機構(gòu)之限制而需要將DRAMcaps”和MT6735放置在同一面時，請將這5顆0.1uF及2顆2.2uF電容盡所能去貼近MT6735，其關(guān)鍵路徑(電容至MT6735DVDD12_EMI出球的連結(jié))之設(shè)計請嚴(yán)格遵守規(guī)范， Copyright?MediaTekInc.All :ViainterconnecttoPWRplane/PWRwidetrace:Viainterconnect:Viainterconnectto去耦合電容旁之鉆孔建Viainterconnect在PDN掌控跨層之間電流的傳遞路徑，容易成為各段路徑瓶頸(短板)，因此要注意layoutguideline的建議在PCB背面位置放置電容，注意盡快換層往上連接powerplane或powerball建議多打PWR/GNDvia。電容pad/via建議比例Pad:Laservia:PTHvia=1:11，并盡可能平均分配PTH&Laservias，使其垂直路徑為最短 Copyright?MediaTekInc.All 在DVDD12_EMI下方區(qū)域放置大、小孔的via數(shù)量要足夠，以MT6735為例，via數(shù)量的最低需求是：5小孔(盲孔)配5大孔( 大、小孔數(shù)量:DVDD12_EMI(PWR :Blind :Buried Copyright?MediaTekInc.All 除了注意power的設(shè)計，同時注意周圍ground的via安排，以減少via之電感效應(yīng)，并縮小“returnpath”，GNDvia之?dāng)?shù)目和PWRvia的比例基本上至少是1:1GNDvia距離PWRvia愈近愈好，以縮小電源之電感性

Copyright?MediaTekInc.All

Byte

Byte

DRAMDRAMGNDvia對應(yīng)情形,應(yīng)盡

單面置件：因機構(gòu)之限制而需要將”DRAMcaps”和MT6735放置在同一面，請將這5顆0.1uF及2顆“DRAMcaps”盡所能去貼近MT6735與LPDDR2MCP在DRAMcaps旁要在最近位置打PWR和GNDvia，注意盡快換層往下連接PWRplane或GND Copyright?MediaTekInc.All 雙面置雙面置

以利在L3/L5

將PWR/GNDvia緊隨在ByteByteGNDvia對應(yīng)情形, Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All #SignalC7,A8,B8,A9,D9,B10,#SignalC7,A8,B8,A9,D9,B10,C10,A11,B11,C11,A12,B12,D12,B13,A14,A15,B15,D15,B16,A17,B17,D17,A18,C18,B19,A20,B20,D20,A21,B21,D21,DataD7,C14,D14,4DataE12,F12,E15,F15,E17,F17,E20,8DifferentialdatastrobeD1,B2,C2,D2,A3,C3,A5,A6,B6,B3,B4,3ClockenableChipselect1DriveStrength1ReferenceE9,2DifferentialclockG9,H9,G12,H12,G14,H14,G16,H16,G18,8ProvideLPDDR2 MT6735所支持之LPDDR2最快可達(dá)1066Mbps。如果PCB未照規(guī)范設(shè)計，訊號線之間的電磁耦合將會產(chǎn)生常嚴(yán)重之訊號完整性(signalintegrity)的問題，造成LPDDR2信號之不穩(wěn)定。強烈建議客戶優(yōu)先導(dǎo)發(fā)科提供之MMD(MediaTekModuleDesign)方案，并提交PCB設(shè)計暨相關(guān)PCB迭構(gòu)信息給聯(lián)發(fā)科技支持工程員進(jìn)行SI和PDN的仿真 Copyright?MediaTekInc.All 擺件時將MT6735和LPDDR2_eMCP盡量靠近，并控制兩者間距擺件時將MT6735和LPDDR2_eMCP盡量靠近，并控制兩者間距(△Y)小于1mm，△Y愈小愈好請依照下圖建議位置擺件，若因機構(gòu)產(chǎn)生位移，請盡量控制MT6735和LPDDR2_eMCPLPDDR2的訊號走線為直線對接 Copyright?MediaTekInc.All PCBDesignGuidelinesfor 出 ~DQ/DM/CMD/CA(CA5~CA9,CS0,CS1,CKE)走線以L1、L2為主，走線正下方的L3需保持完整的參考面(GND)，CA0CA4/DQS/CLK在L4。~訊號線分別走在L1、L2、L4，與LPDDR3一致 Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All R輸端到 輸端電傳與流絡(luò)的壞決于P電傳輸rc、源接之、鉆WR/ND)dcouplig及置這guideines佳設(shè)。 Copyright?MediaTekInc.All MT6735balllistforVPROC&#M12,M13,M15,M16,M17,M18,M19,M20,N12,N13,N14,N15,N16,N17,N18,N19,N20,T12,T13,T14,T15,T16,T17,T18,T19T20,U12,U13,U14,U15,U16,U17,U18,U19,U20,V14,W14,Y14,AA14,AB14,K8,L7,L8,L9,L10,L11,L12,L15,L16,L19,L20,L21,L22,M8,M10,M22,N8,N10,N22,T8,T10,T22,U7,U8,U9,U10,U11,U22,U23,Y7,Y8,Y9,Y10,Y11,Y12,AA8,AA10,AA12,AB8,AB10,AB12ProvideapplicationprocessorcoreW16,W17W18,W19,W20,W21,W22,W23,W24,Y16,Y17,Y18,Y19,Y20,Y21Y22,Y23,Y24AA16,AA18,AA20,AA22,AA24,AB16,AB18,AB20,AB22,AB24Providepplicationprocessocore Copyright?MediaTekInc.All LengthLengthVPROC:MT 距離請保持小於450mil，第一電容區(qū)至MT mil。VCORE: VLTE:MT 離請保持小於550mil，第一電容區(qū)至MT mil。 Copyright?MediaTekInc.All GuidelinesforCPUPower:Bottom(Bottom(雙面上件1uFx11stgroup(雙面上件4.7uFx2,22uFx147uFx2(單面上件1uFx64.7uFx222uFx147uFx2

Closeto ≤≥ Copyright?MediaTekInc.All GuidelinesforCPUPower:

建議2(單面上件之設(shè)計實例與建 ”1st之設(shè)計實例與建

1strou 由于電容在L6,可考慮在L6將 源PWRvia用shape相

請注意”1stgroupcap”區(qū)至MT6735的擺放原 Copyright?MediaTekInc.All GuidelinesforCPUPower:Bottom(雙面上件1uF

1stgroup(雙面上件4.7uFx2,22uFx147uFx2(單面上件1uFx64.7uFx222uFx147uFx2

都做groundshielding的保護(hù)。 Copyright?MediaTekInc.All GuidelinesforCorePower:Bottom(Bottom(雙面上件1uFx1st1stgroup(雙面上件4.7uFx2,22uFx247uFx1(單面上件1uFx64.7uFx222uFx247uFx1

Closeto ( Copyright?MediaTekInc.All GuidelinesforCorePower:

建議2(單面上件 之設(shè)計實例與之設(shè)計實例與建

11stgroup 由于電容在L6,可考慮在L6將相源的PWRvia用shape相連

請注意”1stgroupcap”區(qū)至MT6735的擺放 Copyright?MediaTekInc.All GuidelinesforCorePower:

1stgroup(雙面上件4.7uFx2,22uFx247uFx1

Bottom(雙面上件1uFx

((單面上件1uFx64.7uFx222uFx247uFx1

壓偵測路，必須減少其他訊號對它的耦合效應(yīng)。因此， Copyright?MediaTekInc.All (雙面上件1uFx(雙面上件1uFxBottom1stgroup1stgroup(雙面上件4.7uFx2,22uFx(單面上件4.7uFx2,1uFx64.7uFx222uFx3

Closeto ( Copyright?MediaTekInc.All GuidelinesforCorePower: 建議2(單面上件設(shè)計實例與建議設(shè)計實例與建議

1stgroup

由于電容在L6,可考慮在L6將相源的PWRvia用shape相連

使用1層PWR、1層GND平行走(L3/L4)請注意”1stgroupcap”區(qū)至MT6735的擺放 Copyright?MediaTekInc.All GuidelinesforCorePower:Bottom(2‐sided:1uFx

1stgroup(1‐sidedSMT:4.7uFx2,1uFx(1‐sidedSMT:4.7uFx2,1uFx6,4.7uFx2,22uF

請在走線或換層via孔都做groundshielding的保護(hù) Copyright?MediaTekInc.All Via:ViainterconnecttoPWRplane/PWRwidetrace:Viainterconnect:Viainterconnectto去耦合電容旁之鉆孔建議Viainterconnect在PDN掌控跨層之間電流的傳遞路徑，容易成為各段路徑的(短板)，因此要注意layoutguideline在PCB背面位置放置電容，注意盡快換層往上連接powerplane或powerball建議多打PWR/GNDvia。電容pad/via建議比例Pad:Laservia:PTHvia=1:11，并盡可能平均分配PTH&Laservias，使其垂直路徑為最短 Copyright?MediaTekInc.All Via在VPROC下方區(qū)域放置大、小孔的via數(shù)量要足夠，以MT6735為例，via數(shù)量的最低需求是：6小孔(盲孔)配6大在VCORE下方區(qū)域放置大、小孔的via數(shù)量要足夠，以MT6735為例，via數(shù)量的最低需求是：6小孔(盲孔)配6孔(埋/PTH孔)在VLTE下方區(qū)域放置大、小孔的via數(shù)量要足夠，以MT6735為例，via數(shù)量的最低需求是：4小孔(盲孔)配4(埋/PTH孔)小孔(盲孔)盡可能多放，并請直接將這些小孔在出球上做”viaonball”之設(shè)計，往下連接widepowertrace和大孔除了注意powervia的設(shè)計，請同時注意周圍groundvia安排，將groundvia盡量靠近powervia，如下一頁所示適度增加groundvia的數(shù)量，可降低via之電感大、小孔數(shù)量不夠

大、小孔數(shù)量夠但分布不均勻

Copyright?MediaTekInc.All Via并縮小“returnpath”，如下圖。

單面置

Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All Copyright?MediaTekInc.All 外形尺 Copyright?MediaTekInc.All 32K32KRF32K26MLTELTE LTE Copyright?MediaTekInc.All MT6169Placement針對5M12B，RFRX需 DRX(DiversityRXandPRX(PrimaryRX)RXnet nn要盡量靠近MT 擺放

RXRX Copyright?MediaTekInc.All MT6169PlacementMT6169與PAIC各自需要shielding plane。PAEPAD下方盡量多打地孔，以利散熱

Copyright?MediaTekInc.All MT6169TX/RX端50Ω或差分100Ω)100OHM抗匹配

50OHM抗匹配 Copyright?MediaTekInc.All PCBNetLTERX1

ICBallMT6169 Copyright?MediaTekInc.All 雙工器注意事項 b.ANT,RX,TX的出線方向盡量垂直，不要平行 b.ANT,RX,TX的出線方向盡量垂直，不要平行線。三路信號之間要用 好，盡量多 效果L2需要良好的GNDplane做為參考線如TX走內(nèi)層，則表層用GND隔離TXpin 線綠色L2

D Copyright?MediaTekInc.All

Pin

Copyright?MediaTekInc.All PCBNetPCBNetICBall Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All Copyright?MediaTekInc.All 外形尺 Copyright?MediaTekInc.All RF

RFTX

C2K

C2K Copyright?MediaTekInc.All MT6158MT6158與PAIC各自需要shielding plane。PAEpad下方盡量多打地孔，以利散熱。 ?? BOT Copyright?MediaTekInc.All MT6158TX/RX，100100TX50TX50100 Copyright?MediaTekInc.AllTX50100PCBPCBNetICBallTXBBQPTXBBQPDRXBBINDRXBBINMT6158 Copyright?MediaTekInc.All 2組BSI3根一起走線並且上下左右包地 TX

PCBPCB Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All Copyright?MediaTekInc.All 外形尺 Copyright?MediaTekInc.All Copyright?MediaTekInc.All VSYS

MT6328Power從22uF電容(C2007)處分星型走線VSYSinputforBUCK進(jìn)MT6328VSYSinputballs，每一路線寬20mil，原則請參照圖圖容,其次forLDO.(圖圖

Buck濾波電圖圖圖 Copyright?MediaTekInc.All MT6328PowerInputforBuckGND處理 C2011C2012C2013C2014C2015C2043的GND腳先連在一起(與周邊GNDtrace和 圖8個大孔25個以上圖

GNDtrace和plane

Copyright?MediaTekInc.All M632，output圖圖OutputCurrent 55 Copyright?MediaTekInc.All 圖圖訊號。 Copyright?MediaTekInc.All 并且避開noise訊號。(圖1~圖3)圖圖PCBNetPCBNetICBall1BallBall Copyright?MediaTekInc.All (表(表 Copyright?MediaTekInc.All ?? Copyright?MediaTekInc.All

上下層其他訊號與Speaker走線正線寬度線寬度 Copyright?MediaTekInc.All PCBNetPCBNetICBall圖圖差差分走 Copyright?MediaTekInc.All 32K時鐘 Copyright?MediaTekInc.All

K Copyright?MediaTekInc.All CS_N/CS_P(ballE19/D19)需按差分對走線包地，

Copyright?MediaTekInc.All MT6735重要信號分布CommonRulesandViaPlacementPDNMT6735RF ‐ ‐MT6625USB/MIPI/SIMCard/T‐Card/eMMC/DifferentialPairLayout Copyright?MediaTekInc.All Copyright?MediaTekInc.All 外形尺 Copyright?MediaTekInc.All Pin36:FM2V8FM

Packagetype:QFN40-Packagesize:5xclock

Pin15~22:WiFi/BTPinPin37:FMPin38:FMPin39:GPSPin40:GPS1V86627corePin34:WiFi5GPin33:WiFi/BT Pin31:.HostPin