第08章 存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介

第8章存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介8.1.3存儲(chǔ)器的應(yīng)用

1.存儲(chǔ)器容量的擴(kuò)展

8.1.1隨機(jī)存取存儲(chǔ)器（RAM）8.1半導(dǎo)體存儲(chǔ)器

2/1/20231復(fù)習(xí)A/D轉(zhuǎn)換的步驟？取樣定理？量化誤差是不可避免的嗎？如何減小量化誤差？2/1/20232第8章存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介

本章內(nèi)容：隨機(jī)存取存儲(chǔ)器RAM和只讀存儲(chǔ)器ROM的結(jié)構(gòu)、工作原理及存儲(chǔ)器容量擴(kuò)展的方法；可編程陣列邏輯PAL、通用陣列GAL的結(jié)構(gòu)與特點(diǎn)；

CPLD和FPGA的結(jié)構(gòu)特點(diǎn)；可編程邏輯器件的開發(fā)與應(yīng)用技術(shù)。

2/1/202338.1半導(dǎo)體存儲(chǔ)器

數(shù)字系統(tǒng)中用于存儲(chǔ)大量二進(jìn)制信息的器件是存儲(chǔ)器。穿孔卡片→紙帶→磁芯存儲(chǔ)器→半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器的優(yōu)點(diǎn)：容量大、體積小、功耗低、存取速度快、使用壽命長(zhǎng)等。

半導(dǎo)體存儲(chǔ)器按照內(nèi)部信息的存取方式不同分為兩大類：

1、只讀存儲(chǔ)器ROM。用于存放永久性的、不變的數(shù)據(jù)。

2、隨機(jī)存取存儲(chǔ)器RAM。用于存放一些臨時(shí)性的數(shù)據(jù)或中間結(jié)果，需要經(jīng)常改變存儲(chǔ)內(nèi)容。2/1/202348.1.1隨機(jī)存取存儲(chǔ)器（RAM）

隨機(jī)存取存儲(chǔ)器又叫隨機(jī)讀/寫存儲(chǔ)器，簡(jiǎn)稱RAM，指的是可以從任意選定的單元讀出數(shù)據(jù)，或?qū)?shù)據(jù)寫入任意選定的存儲(chǔ)單元。

優(yōu)點(diǎn)：讀寫方便，使用靈活。

缺點(diǎn)：掉電丟失信息。

分類：SRAM（靜態(tài)隨機(jī)存取存儲(chǔ)器）

DRAM（動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器）2/1/202351.RAM的結(jié)構(gòu)和讀寫原理

（1）RAM的結(jié)構(gòu)框圖圖8-1RAM的結(jié)構(gòu)框圖I/O端畫雙箭是因?yàn)閿?shù)據(jù)即可由此端口讀出，也可寫入2/1/20236

①存儲(chǔ)矩陣共有28（＝256）行×24（＝16）列共212（＝4096）個(gè)信息單元（即字）每個(gè)信息單元有k位二進(jìn)制數(shù)（1或0）存儲(chǔ)器中存儲(chǔ)單元的數(shù)量稱為存儲(chǔ)容量（＝字?jǐn)?shù)×位數(shù)k）。

2/1/20237

②地址譯碼器

行地址譯碼器：輸入8位行地址碼，輸出256條行選擇線（用x表示）

列地址譯碼器：輸入4位列地址碼，輸出16條列選擇線（用Y表示）2/1/20238③讀寫控制電路

當(dāng)R/W

=0時(shí)，進(jìn)行寫入(Write)數(shù)據(jù)操作。當(dāng)R/W=1時(shí)，進(jìn)行讀出(Read)數(shù)據(jù)操作。

2/1/20239

圖8-2RAM存儲(chǔ)矩陣的示意圖

2564（256個(gè)字，每個(gè)字4位）RAM存儲(chǔ)矩陣的示意圖。如果X0＝Y(jié)0＝1，則選中第一個(gè)信息單元的4個(gè)存儲(chǔ)單元，可以對(duì)這4個(gè)存儲(chǔ)單元進(jìn)行讀出或?qū)懭搿?/p>

2/1/202310（2）RAM的讀寫原理（以圖8－1為例）當(dāng)CS=０時(shí)，RAM被選中工作。若

A11A10A9A8A7A6A5A4A3A2A1A0=000000000000表示選中列地址為A11A10A9A8=0000、行地址為A7A6A5A4A3A2A1A0=00000000的存儲(chǔ)單元。此時(shí)只有X0和Y0為有效，則選中第一個(gè)信息單元的k個(gè)存儲(chǔ)單元，可以對(duì)這k個(gè)存儲(chǔ)單元進(jìn)行讀出或?qū)懭搿?/p>

2/1/202311若此時(shí)R/W＝1，則執(zhí)行讀操作，將所選存儲(chǔ)單元中的數(shù)據(jù)送到I/O端上。若此時(shí)R/W=0時(shí)，進(jìn)行寫入數(shù)據(jù)操作。當(dāng)CS=1時(shí)，不能對(duì)RAM進(jìn)行讀寫操作，所有端均為高阻態(tài)。2/1/202312

（3）RAM的存儲(chǔ)單元按工作原理分為：

靜態(tài)存儲(chǔ)單元：利用基本RS觸發(fā)器存儲(chǔ)信息。保存的信息不易丟失。

動(dòng)態(tài)存儲(chǔ)單元：利用MOS的柵極電容來存儲(chǔ)信息。由于電容的容量很小，以及漏電流的存在，為了保持信息，必須定時(shí)給電容充電，通常稱為刷新。2/1/2023132.靜態(tài)讀寫存儲(chǔ)器（SRAM）集成電路6264簡(jiǎn)介采用CMOS工藝制成，存儲(chǔ)容量為8K×8位，典型存取時(shí)間為100ns、電源電壓＋5V、工作電流40mA、維持電壓為2V，維持電流為2μA。

8K=213，有13條地址線A0~A12；每字有８位，有８條數(shù)據(jù)線I/O0～I(xiàn)/O7；圖8-36264引腳圖

四條控制線2/1/202314

表8-１6264的工作方式表

3.Intel2114A是1K字×4位SRAM，它是雙列直插18腳封裝器件，采用5V供電，與TTL電平完全兼容。

4.Intel2116是16K×1位動(dòng)態(tài)存儲(chǔ)器（DRAM），是典型的單管動(dòng)態(tài)存儲(chǔ)芯片。它是雙列直插16腳封裝器件，采用+12V和±

5V三組電源供電，其邏輯電平與TTL兼容。2/1/2023158.1.3存儲(chǔ)器的應(yīng)用1.存儲(chǔ)器容量的擴(kuò)展

存儲(chǔ)器的容量：字?jǐn)?shù)×位數(shù)⑴位擴(kuò)展（即字長(zhǎng)擴(kuò)展）：將多片存儲(chǔ)器經(jīng)適當(dāng)?shù)倪B接，組成位數(shù)增多、字?jǐn)?shù)不變的存儲(chǔ)器。方法：用同一地址信號(hào)控制n個(gè)相同字?jǐn)?shù)的RAM。2/1/202316例：將256×1的RAM擴(kuò)展為256×8的RAM。將8塊256×1的RAM的所有地址線和CS（片選線）分別對(duì)應(yīng)并接在一起，而每一片的位輸出作為整個(gè)RAM輸出的一位。2/1/202317256×8RAM需256×1RAM的芯片數(shù)為：圖8-10RAM位擴(kuò)展

將256×1的RAM擴(kuò)展為256×8的RAM2/1/202318⑵

字?jǐn)U展將多片存儲(chǔ)器經(jīng)適當(dāng)?shù)倪B接，組成字?jǐn)?shù)更多，而位數(shù)不變的存儲(chǔ)器。例：由1024×8的

RAM擴(kuò)展為4096×8的RAM。共需四片1024×8的RAM芯片。

1024×8的RAM有10根地址輸入線A9～A0。

4096×8的RAM有12根地址輸入線A11～A0。選用2線-4線譯碼器，將輸入接高位地址A11、A10，輸出分別控制四片RAM的片選端。

2/1/202319

圖8-11RAM字?jǐn)U展

由1024×8的RAM擴(kuò)展為4096×8的RAM2/1/202320(3)字位擴(kuò)展例：將1024×4的RAM擴(kuò)展為2048×8RAM。位擴(kuò)展需2片芯片，字?jǐn)U展需2片芯片，共需4片芯片。字?jǐn)U展只增加一條地址輸入線A10，可用一反相器便能實(shí)現(xiàn)對(duì)兩片RAM片選端的控制。字?jǐn)U展是對(duì)存儲(chǔ)器輸入端口的擴(kuò)展，位擴(kuò)展是對(duì)存儲(chǔ)器輸出端口的擴(kuò)展。

2/1/202321圖8-12RAM的字位擴(kuò)展

將1024×4的RAM擴(kuò)展為2048×8RAM2/1/202322第8章存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介8.1.3存儲(chǔ)器的應(yīng)用

2．EPROM的應(yīng)用8.1.2

只讀存儲(chǔ)器（ROM）8.1半導(dǎo)體存儲(chǔ)器

8.1.4

其它類型存儲(chǔ)器簡(jiǎn)介2/1/2023238.1.2

只讀存儲(chǔ)器（ROM）1.固定ROM

只讀存儲(chǔ)器所存儲(chǔ)的內(nèi)容一般是固定不變的，正常工作時(shí)只能讀數(shù)，不能寫入，并且在斷電后不丟失其中存儲(chǔ)的內(nèi)容，故稱為只讀存儲(chǔ)器。ROM組成：地址譯碼器存儲(chǔ)矩陣輸出電路圖8-4ROM結(jié)構(gòu)方框圖

2/1/202324地址譯碼器有n個(gè)輸入端，有2n個(gè)輸出信息，每個(gè)輸出信息對(duì)應(yīng)一個(gè)信息單元，而每個(gè)單元存放一個(gè)字，共有2n個(gè)字（W0、W1、…W2n-1稱為字線）。每個(gè)字有m位，每位對(duì)應(yīng)從D0、D1、…Dm-1輸出（稱為位線）。存儲(chǔ)器的容量是2n×m(字線×位線)。ROM中的存儲(chǔ)體可以由二極管、三極管和MOS管來實(shí)現(xiàn)。2/1/202325圖8-5二極管ROM

圖8-6字的讀出方法

在對(duì)應(yīng)的存儲(chǔ)單元內(nèi)存入的是1還是0，是由接入或不接入相應(yīng)的二極管來決定的。2/1/202326存儲(chǔ)矩陣為了便于表達(dá)和設(shè)計(jì)，通常將圖8-5簡(jiǎn)化如圖8-7所示。圖8-74×4ROM陣列圖

有存儲(chǔ)單元地址譯碼器圖8-5二極管ROM2/1/202327

在編程前，存儲(chǔ)矩陣中的全部存儲(chǔ)單元的熔絲都是連通的，即每個(gè)單元存儲(chǔ)的都是1。用戶可根據(jù)需要，借助一定的編程工具，將某些存儲(chǔ)單元上的熔絲用大電流燒斷，該單元存儲(chǔ)的內(nèi)容就變?yōu)?，此過程稱為編程。熔絲燒斷后不能再接上，故PROM只能進(jìn)行一次編程。2．可編程只讀存儲(chǔ)器（PROM）

圖8-8PROM的可編程存儲(chǔ)單元2/1/2023283．可擦可編程ROM（EPROM）最早出現(xiàn)的是用紫外線照射擦除的EPROM。浮置柵MOS管（簡(jiǎn)稱FAMOS管）的柵極被SiO2絕緣層隔離，呈浮置狀態(tài)，故稱浮置柵。當(dāng)浮置柵帶負(fù)電荷時(shí)，F(xiàn)AMOS管處于導(dǎo)通狀態(tài)，源極－漏極可看成短路，所存信息是0。若浮置柵上不帶有電荷，則FAMOS管截止，源極－漏極間可視為開路，所存信息是1。

2/1/202329圖8-９

浮置柵EPROM(a)浮置柵MOS管的結(jié)構(gòu)(b)EPROM存儲(chǔ)單元帶負(fù)電-導(dǎo)通-存0不帶電-截止-存12/1/202330浮置柵EPROM出廠時(shí)，所有存儲(chǔ)單元的FAMOS管浮置柵都不帶電荷，F(xiàn)AMOS管處于截止?fàn)顟B(tài)。寫入信息時(shí)，在對(duì)應(yīng)單元的漏極與襯底之間加足夠高的反向電壓，使漏極與襯底之間的PN結(jié)產(chǎn)生擊穿，雪崩擊穿產(chǎn)生的高能電子堆積在浮置柵上，使FAMOS管導(dǎo)通。當(dāng)去掉外加反向電壓后，由于浮置柵上的電子沒有放電回路能長(zhǎng)期保存下來，在的環(huán)境溫度下，７０％以上的電荷能保存１０年以上。如果用紫外線照射FAMOS管１０～３０分鐘，浮置柵上積累的電子形成光電流而泄放，使導(dǎo)電溝道消失，F(xiàn)AMOS管又恢復(fù)為截止?fàn)顟B(tài)。為便于擦除，芯片的封裝外殼裝有透明的石英蓋板。2/1/2023318.1.3存儲(chǔ)器的應(yīng)用2．EPROM的應(yīng)用

程序存儲(chǔ)器、碼制轉(zhuǎn)換、字符發(fā)生器、波形發(fā)生器等。例：八種波形發(fā)生器電路。

將一個(gè)周期的三角波等分為256份，取得每一點(diǎn)的函數(shù)值并按八位二進(jìn)制進(jìn)行編碼，產(chǎn)生256字節(jié)的數(shù)據(jù)。用同樣的方法還可得到鋸齒波、正弦波、階梯波等不同的八種波形的數(shù)據(jù)，并將這八組數(shù)據(jù)共2048個(gè)字節(jié)寫入2716當(dāng)中。2/1/202332圖8-13八種波形發(fā)生器電路圖

波形選擇開關(guān)256進(jìn)制計(jì)數(shù)器存八種波形的數(shù)據(jù)經(jīng)8位DAC轉(zhuǎn)換成模擬電壓。2/1/202333S3S2S1波形A10A9A8A7A6A5A4A3A2A1A0000正弦波000H～0FFH001鋸齒波100H～1FFH010三角波200H～2FFH┇┇┇111階梯波700H～7FFH表8-2八種波形及存儲(chǔ)器地址空間分配情況

S1、S2和S3：波形選擇開關(guān)。兩個(gè)16進(jìn)制計(jì)數(shù)器在CP脈沖的作用下，從00H～FFH不斷作周期性的計(jì)數(shù)，則相應(yīng)波形的編碼數(shù)據(jù)便依次出現(xiàn)在數(shù)據(jù)線D0～D7上，經(jīng)D/A轉(zhuǎn)換后便可在輸出端得到相應(yīng)波形的模擬電壓輸出波形。2/1/202334

圖8-14三角波細(xì)分圖

下面以三角波為例說明其實(shí)現(xiàn)方法。三角波如圖8-14所示，在圖中取256個(gè)值來代表波形的變化情況。在水平方向的257個(gè)點(diǎn)順序取值，按照二進(jìn)制送入EPROM2716（2K×8位）的地址端A0～A7，地址譯碼器的輸出為256個(gè)（最末一位既是此周期的結(jié)束，又是下一周期的開始）。由于2716是8位的，所以要將垂直方向的取值轉(zhuǎn)換成8位二進(jìn)制數(shù)。2/1/202335表8-3三角波存儲(chǔ)表

將這255個(gè)二進(jìn)制數(shù)通過用戶編程的方法，寫入對(duì)應(yīng)的存儲(chǔ)單元，如表8-3所示。將2716的高三位地址A10A9A8取為0，則該三角波占用的地址空間為000H～0FFH，共256個(gè)。

2/1/2023368.1.4其它類型存儲(chǔ)器簡(jiǎn)介1.EEPROM用電氣方法在線擦除和編程的只讀存儲(chǔ)器。存儲(chǔ)單元采用浮柵隧道氧化層MOS管。寫入的數(shù)據(jù)在常溫下至少可以保存十年，擦除/寫入次數(shù)為１萬次～10萬次。2.快閃存儲(chǔ)器FlashMemory采用與EPROM中的疊柵MOS管相似的結(jié)構(gòu)，同時(shí)保留了EEPROM用隧道效應(yīng)擦除的快捷特性。理論上屬于ROM型存儲(chǔ)器；功能上相當(dāng)于RAM。單片容量已達(dá)64MB，并正在開發(fā)256MB的快閃存儲(chǔ)器?？芍貙懢幊痰拇螖?shù)已達(dá)100萬次。2/1/202337

由美國(guó)Dallas半導(dǎo)體公司推出，為封裝一體化的電池后備供電的靜態(tài)讀寫存儲(chǔ)器。它以高容量長(zhǎng)壽命鋰電池為后備電源，在低功耗的SRAM芯片上加上可靠的數(shù)據(jù)保護(hù)電路所構(gòu)成。其性能和使用方法與SRAM一樣，在斷電情況下，所存儲(chǔ)的信息可保存10年。其缺點(diǎn)主要是體積稍大，價(jià)格較高。此外，還有一種nvSRAM，不需電池作后備電源，它的非易失性是由其內(nèi)部機(jī)理決定的。已越來越多地取代EPROM，并廣泛應(yīng)用于通信設(shè)備、辦公設(shè)備、醫(yī)療設(shè)備、工業(yè)控制等領(lǐng)域。

3.非易失性靜態(tài)讀寫存儲(chǔ)器NVSRAM2/1/202338串行存儲(chǔ)器是為適應(yīng)某些設(shè)備對(duì)元器件的低功耗和小型化的要求而設(shè)計(jì)的。主要特點(diǎn)：所存儲(chǔ)的數(shù)據(jù)是按一定順序串行寫入和讀出的，故對(duì)每個(gè)存儲(chǔ)單元的訪問與它在存儲(chǔ)器中的位置有關(guān)。4.串行存儲(chǔ)器5.多端口存儲(chǔ)器MPRAM多端口存儲(chǔ)器是為適應(yīng)更復(fù)雜的信息處理需要而設(shè)計(jì)的一種在多處理機(jī)應(yīng)用系統(tǒng)中使用的存儲(chǔ)器。特點(diǎn)：有多套獨(dú)立的地址機(jī)構(gòu)(即多個(gè)端口)，共享存儲(chǔ)單元的數(shù)據(jù)。多端口RAM一般可分為雙端口SRAM、VRAM、FIFO、MPRAM等幾類。

2/1/202339表8-4常見存儲(chǔ)器規(guī)格型號(hào)類型容量SRAMEPROMEEPROMFLASHNVSRAM雙口RAM2K×8611627162816

DS1213B7132/71364K×8

2732

DS1213B

8K×8626427642864

DS1213B

16K×8

27128

32K×862256272562825628F256DS1213D

64K×8

275122851228F512

128K×8628128270102801028F010DS1213D

256K×8628256270202802028F020

512K×8628512270402804028F040DS1650

1M×86281000270802808028F080

2/1/202340第8章存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介8.2.3

復(fù)雜的可編程邏輯器件（CPLD）8.2.2

普通可編程邏輯器件8.2可編程邏輯器件(PLD)簡(jiǎn)介8.2.4

現(xiàn)場(chǎng)可編程門陣列（FPGA）

8.2.1

概述2/1/2023418.2.1概述8.2可編程邏輯器件(PLD)簡(jiǎn)介1.PLD在數(shù)字集成芯片中的位置

數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標(biāo)準(zhǔn)單元PLD2/1/202342（1）數(shù)字集成電路按照芯片設(shè)計(jì)方法的不同分類：①通用型SSI、MSI集成電路；②LSI、VLSI集成電路，如微處理器、單片機(jī)等；③專用集成電路ASIC（LSI或VLSI）。2/1/202343（2）ASIC分類全定制ASIC：硅片沒有經(jīng)過預(yù)加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預(yù)先加工好的半成品芯片，然后再按具體要求進(jìn)行加工和制造，包括門陣列、標(biāo)準(zhǔn)單元和可編程邏輯器件(PLD)三種。2/1/2023442.可編程邏輯器件(PLD)（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對(duì)器件進(jìn)行設(shè)計(jì)和編程，使之實(shí)現(xiàn)所需要的邏輯功能。（2）PLD的基本結(jié)構(gòu)框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動(dòng)能力。

2/1/202345（3）按集成度分類：①低密度PLD(LDPLD)：結(jié)構(gòu)簡(jiǎn)單，成本低、速度高、設(shè)計(jì)簡(jiǎn)便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實(shí)現(xiàn)復(fù)雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲(chǔ)器PROM固定可編程固定半場(chǎng)可編程現(xiàn)場(chǎng)可編程邏輯陣列FPLA可編程可編程固定全場(chǎng)可編程可編程陣列邏輯PAL可編程固定固定半場(chǎng)可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場(chǎng)可編程2/1/202346②高密度PLD(HDPLD)：分類結(jié)構(gòu)形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復(fù)雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場(chǎng)可編程門陣列(FPGA)門陣列單元型（4）PLD器件的優(yōu)點(diǎn)縮短設(shè)計(jì)周期，降低設(shè)計(jì)風(fēng)險(xiǎn)高可靠性和可加密性降低了產(chǎn)品生產(chǎn)的總費(fèi)2/1/202347（5）常采用可編程元件(存儲(chǔ)單元)的類型：①一次性編程的熔絲或反熔絲元件；②紫外線擦除、電可編程的EPROM(UVEPROM)存儲(chǔ)單元，即UVCMOS工藝結(jié)構(gòu)；③電擦除、電可編程存儲(chǔ)單元，一類是E2PROM即E2CMOS工藝結(jié)構(gòu)，另一類是快閃(Flash)存儲(chǔ)單元；④基于靜態(tài)存儲(chǔ)器(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2/1/202348圖8-15幾種常用邏輯符號(hào)表示方法（a）輸入緩沖器（b）

與門

（c）

或門（d）

三種連接（6）幾種常見的邏輯符號(hào)表示方法2/1/2023498.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）（1）PAL的結(jié)構(gòu)

與陣列—可編程；或陣列—固定輸出電路—固定圖8-16PAL的結(jié)構(gòu)2/1/202350（2）PAL的輸出結(jié)構(gòu)①專用輸出結(jié)構(gòu)。輸出端只能輸出信號(hào)，不能兼作輸入。只能實(shí)現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。

2/1/202351②可編程I/O結(jié)構(gòu)。輸出端有一個(gè)三態(tài)緩沖器，三態(tài)門受一個(gè)乘積項(xiàng)的控制。當(dāng)三態(tài)門禁止，輸出呈高阻狀態(tài)時(shí)，I/O引腳作輸入用；當(dāng)三態(tài)門被選通時(shí)，I/O引腳作輸出用。2/1/202352③寄存器輸出結(jié)構(gòu)。輸出端有一個(gè)D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號(hào)經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實(shí)現(xiàn)時(shí)序邏輯功能。2/1/202353④異或—寄存器型輸出結(jié)構(gòu)。輸出部分有兩個(gè)或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結(jié)構(gòu)便于對(duì)與或邏輯陣列輸出的函數(shù)求反，還可以實(shí)現(xiàn)對(duì)寄存器狀態(tài)進(jìn)行維持操作，適用于實(shí)現(xiàn)計(jì)數(shù)器及狀態(tài)。（A⊕0=A，A⊕1=A）2/1/202354（3）PAL的命名PAL共有21種，通過不同的命名可以區(qū)別。圖8-17PAL的命名2/1/202355

（4）PAL的優(yōu)點(diǎn)：

①提高了功能密度，節(jié)省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時(shí)，雖然PAL只有20多種型號(hào)，但可以代替90％的通用器件，因而進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，可以大大減少器件的種類。②提高了設(shè)計(jì)的靈活性，且編程和使用都比較方便。

③有上電復(fù)位功能和加密功能，可以防止非法復(fù)制。2/1/202356

20世紀(jì)80年代初，美國(guó)Lattice半導(dǎo)體公司研制。

GAL的結(jié)構(gòu)特點(diǎn)：輸出端有一個(gè)組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設(shè)置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實(shí)現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區(qū)別：①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重復(fù)編程；②PAL的輸出是固定的，而GAL用一個(gè)可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強(qiáng)，應(yīng)用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2/1/202357

GAL分為兩大類：一類是普通型，它的與、或結(jié)構(gòu)與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點(diǎn)。

（1）GAL的基本結(jié)構(gòu)。

①

8個(gè)輸入緩沖器和8個(gè)輸出反饋/輸入緩沖器。

②8個(gè)輸出邏輯宏單元OLMC和8個(gè)三態(tài)緩沖器，每個(gè)OLMC對(duì)應(yīng)一個(gè)I/O引腳。2/1/202358GAL16V8的邏輯圖2/1/202359

GAL器件沒有獨(dú)立的或陣列結(jié)構(gòu)，各個(gè)或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個(gè)與門構(gòu)成的與陣列，共形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入項(xiàng)，由8個(gè)輸入的原變量、反變量（16）和8個(gè)反饋信號(hào)的原變量、反變量（16）組成，故可編程與陣列共有32×8×8=2048個(gè)可編程單元。④系統(tǒng)時(shí)鐘CK和三態(tài)輸出選通信號(hào)OE的輸入緩沖器。

2/1/202360OLMC的邏輯圖（2）輸出邏輯宏單元（OLMC）的結(jié)構(gòu)2/1/202361或門：有8個(gè)輸入端，和來自與陣列的8個(gè)乘積項(xiàng)（PT）相對(duì)應(yīng)。異或門：用于選擇輸出信號(hào)的極性。

D觸發(fā)器：使GAL適用于時(shí)序邏輯電路。

4個(gè)多路開關(guān)（MUX）：在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的狀態(tài)。

2/1/202362圖8-18GAL的結(jié)構(gòu)控制字（3）GAL的結(jié)構(gòu)控制字①XOR（n）：輸出極性選擇位。共有8位，分別控制8個(gè)OLMC的輸出極性。異或門的輸出D與它的輸入信號(hào)B和XOR（n）之間的關(guān)系為：

D＝B⊕XOR當(dāng)XOR＝0時(shí)，即D=B；當(dāng)XOR＝1時(shí)，即D=B

2/1/202363②SYN（n）：時(shí)序邏輯電路/組合邏輯電路選擇位。當(dāng)SYN＝0時(shí)，D觸發(fā)器處于工作狀態(tài)，OLMC可為時(shí)序邏輯電路；當(dāng)SYN=1時(shí)，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。注意：當(dāng)SYN＝0時(shí)，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構(gòu)成組合邏輯輸出。但只要有一個(gè)OLMC需要構(gòu)成時(shí)序邏輯電路時(shí)，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2/1/202364（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態(tài)門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶反饋雙向I/O輸出低有效高有效01101時(shí)序邏輯組合I/O輸出低有效高有效01001時(shí)序邏輯寄存器輸出低有效高有效只要寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。

2/1/2023658.2.3復(fù)雜的可編程邏輯器件（CPLD）

基本包含三種結(jié)構(gòu)：

CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

2/1/202366圖8-19CPLD的結(jié)構(gòu)圖2/1/202367

⑴邏輯陣列塊（LAB）

一個(gè)LAB由十多個(gè)宏單元的陣列組成。每個(gè)宏單元由三個(gè)功能塊組成：邏輯陣列乘積項(xiàng)選擇矩陣可編程寄存器它們可以被單獨(dú)的配置為時(shí)序邏輯或組合邏輯工作方式。如果每個(gè)宏單元中的乘積項(xiàng)不夠用時(shí)，還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴(kuò)展乘積項(xiàng)。2/1/202368

⑵可編程I/O單元

I/O端常作為一個(gè)獨(dú)立單元處理。通過對(duì)I/O端口編程，可以使每個(gè)引腳單獨(dú)的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。

⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡(luò)。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。

2/1/2023698.2.4現(xiàn)場(chǎng)可編程門陣列（FPGA）

是20世紀(jì)80年代中期出現(xiàn)的高密度PLD。采用類似于掩模編程門陣列的通用結(jié)構(gòu)，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置等許多優(yōu)點(diǎn)，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上?；赟RAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲(chǔ)在片外的EPROM、E2PROM或計(jì)算機(jī)軟、硬盤中。人們可以控制加載過程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)編程。

2/1/202370圖8-20FPGA的基本結(jié)構(gòu)

2/1/202371

FPGA的基本結(jié)構(gòu)：可編程邏輯模塊CLB輸入／輸出模塊IOB互連資源IR

⑴可編程邏輯模塊CLB結(jié)構(gòu)形式：

①查找表結(jié)構(gòu)

②多路開關(guān)結(jié)構(gòu)

③多級(jí)與非門結(jié)構(gòu)。電路組成：邏輯函數(shù)發(fā)生器觸發(fā)器數(shù)據(jù)選擇器信號(hào)變換

2/1/202372

⑵可編程輸入／輸出模塊(IOB)IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個(gè)IOB控制一個(gè)引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號(hào)端。

2/1/202373

⑶可編程互連資源(IR)包括各種長(zhǎng)度的連線線段和一些可編程連接開關(guān)。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān)，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對(duì)長(zhǎng)度分為單線、雙線和長(zhǎng)線三種。2/1/202374第8章存儲(chǔ)器和可編程邏輯器件簡(jiǎn)介2.

可編程邏輯器件的開發(fā)方法1.

電子系統(tǒng)的設(shè)計(jì)方法8.2可編程邏輯器件(PLD)簡(jiǎn)介3.

應(yīng)用簡(jiǎn)介

8.2.5可編程邏輯器件的開發(fā)與應(yīng)用本章小結(jié)2/1/2023758.2.5可編程邏輯器件的開發(fā)與應(yīng)用8.2可編程邏輯器件(PLD)簡(jiǎn)介1.電子系統(tǒng)的設(shè)計(jì)方法

傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法為自底向上。采用可編程邏輯器件設(shè)計(jì)系統(tǒng)時(shí)，可基于芯片設(shè)計(jì)，可利用電子設(shè)計(jì)自動(dòng)化（EDA）工具來完成。必須具備三個(gè)條件：①必須基于功能強(qiáng)大的EDA技術(shù)；②具備集系統(tǒng)描述、行為描述和結(jié)構(gòu)描述功能為一體的硬件描述語言；③高密度、高性能的大規(guī)模集成可編程邏輯器件。2/1/202376可編程邏輯器件的軟件開發(fā)系統(tǒng)支持兩種設(shè)計(jì)輸入方式：圖形設(shè)計(jì)輸入；硬件描述語言輸入?，F(xiàn)在比較流行的硬件描述語言有ABEL和VHDL。計(jì)算機(jī)對(duì)輸入文件進(jìn)行編譯、綜合、優(yōu)化、配置操作，最后生成供編程用的文件，可直接編程到可編程邏輯器件的芯片中。2/1/2023772.可編程邏輯器件的開發(fā)方法

PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對(duì)PLD進(jìn)行設(shè)計(jì)和編程的過程。

開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應(yīng)的匯編程序或編譯程序。硬件部分包括計(jì)算機(jī)和編程器。可編程器件的設(shè)計(jì)過程，主要包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟，同時(shí)包括相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過程。如圖8-21所示。

2/1/202378圖8-21

可編程器件的設(shè)計(jì)流程圖

2/1/202379

⑴設(shè)計(jì)準(zhǔn)備

①選擇系統(tǒng)方案，進(jìn)行抽象的邏輯設(shè)計(jì)；

②選擇合適的器件，滿足設(shè)計(jì)的要求。低密度PLD（PAL、GAL等）一般可以進(jìn)行書面邏輯設(shè)計(jì)，然后選擇能滿足設(shè)計(jì)要求的器件系列和型號(hào)。器件的選擇應(yīng)考慮器件的引腳數(shù)、資源\速度、功耗以及結(jié)構(gòu)特點(diǎn)。對(duì)于高密度PLD（CPLD、FPGA），系統(tǒng)方案的選擇通常采用“自頂向下”的設(shè)計(jì)方法。在計(jì)算機(jī)上完成，可以采用國(guó)際標(biāo)準(zhǔn)的硬件描述語言對(duì)系統(tǒng)進(jìn)行功能描述，并選用各種不同的芯片進(jìn)行平衡、比較，選擇最佳結(jié)果。

2/1/202380⑵

設(shè)計(jì)輸入設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。通常有原理圖輸入、硬件描述語言輸入和波形輸入等多種方式。

⑶設(shè)計(jì)處理

從設(shè)計(jì)輸入完成以后到編程文件產(chǎn)生的整個(gè)編譯、適配過程通常稱為設(shè)計(jì)處理或設(shè)計(jì)實(shí)現(xiàn)。由計(jì)算機(jī)自動(dòng)完成，設(shè)計(jì)者只能通過設(shè)置參數(shù)來控制其處理過程。2/1/202381在編譯過程中，編譯軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)剡x用一個(gè)或多個(gè)器件自動(dòng)進(jìn)行適配和布局、布線，最后產(chǎn)生編程用的編程文件。在設(shè)計(jì)輸入和設(shè)計(jì)處理過程中往往要進(jìn)行功能仿真和時(shí)序仿真。

功能仿真是在設(shè)計(jì)輸入完成以后的邏輯功能檢證，又稱前仿真。它沒有延時(shí)信息，對(duì)于初步功能檢測(cè)非常方便。

時(shí)序仿真在選擇好器件并完成布局、布線之后進(jìn)行，又稱后仿真或定時(shí)仿真。時(shí)序仿真可以用來分析系統(tǒng)中各部分的時(shí)序關(guān)系以及仿真設(shè)計(jì)性能。

2/1/202382

⑷

器件編程

編程是指將編程數(shù)據(jù)放到具體的PLD中去。對(duì)陣列型PLD來說，是將JED文件“下載”到PLD中去；對(duì)FPGA來說，是將位流數(shù)據(jù)文件“配置”到器件中去。

2/1/2023833.應(yīng)用簡(jiǎn)介圖8-2216位雙向移位寄存器試用CPLD實(shí)現(xiàn)一個(gè)16位雙向移位寄存器，其輸入輸出如圖8-22所示。圖中Q0～Q15是16位狀態(tài)變量輸出。D0～D15為16位并行置數(shù)輸入，CR是低電平有效的異步清零端，SR、SL分別是右移或左移串行數(shù)據(jù)輸入端，S1、S0為功能控制端，它們的取值和操作的對(duì)照關(guān)系如表8-6所示。2/1/202384表8-6S1、S0功能控制端對(duì)照關(guān)系表

2/1/202385假若選擇型號(hào)為ispLSI1024芯片，它含24個(gè)通用邏輯模塊（CLB），且I／O單元數(shù)量達(dá)16×3＝48個(gè)。由此畫出引腳分配圖如圖8-23所示。

⑴器件的選擇。除時(shí)鐘外，共有37個(gè)I／O信號(hào)線。設(shè)計(jì)者可參照有關(guān)數(shù)據(jù)手冊(cè)進(jìn)行選擇。2/1/202386圖8-2316位移位寄存器引腳分配圖2/1/2023