第8章數(shù)字集成電路晶體管級設計

集成電路設計技術與工具第八章數(shù)字集成電路晶體管級設計基本要求掌握數(shù)字集成電路晶體管級設計的設計流程和電路仿真類型；掌握數(shù)字標準單元庫的原理和庫單元的設計；掌握焊盤輸入單元、輸出單元和雙向三態(tài)單元的設計。內容提要8.1引言8.2設計流程8.3電路仿真8.4版圖設計8.5設計舉例8.6數(shù)字電路標準單元庫簡介8.7焊盤輸入輸出單元8.1引言數(shù)字集成電路是處理數(shù)字信號的集成電路。（數(shù)字信號：時間及幅度離散。幅度，通常取兩電平。）數(shù)字集成電路設計主要考慮：電路的信號傳輸速度、信號的延遲、信號的同步處理和異步處理、信號的沖突等問題。與模擬集成電路相比，由于數(shù)字集成電路設計更側重于電路的集成度、工作速度、功耗和噪聲容限等性能指標。數(shù)字集成電路晶體管級設計主要就是設計數(shù)字集成電路中的非門、與非門和或非門等基本單元。

VLSIvs.小規(guī)模vs.超高速數(shù)字集成電路的基本電路按有源器件來分類，可分為雙極型晶體管（BipolarTransistor）和場效應晶體管(FET)兩大類。由雙極型晶體管構成的電路類型包括晶體管邏輯（TTL：Transistor-Transistor-Logic）和射極耦合邏輯（ECL：Emitter-Coupled-Logic）。由場效應晶體管構成的電路類型分為增強/耗盡（E/D）型NMOS、CMOS以及由砷化鎵的金屬半導體FET（MESFET）和高電子遷移率晶體管（HEMT）等構成的邏輯電路。

8.2設計流程圖8.1給出了數(shù)字集成電路晶體管級設計的一般流程，圖中各框圖內容分別如下。與模擬設計流程比較：基本設計流程相似。不需要進行過于繁瑣的參數(shù)值估算；通常取最小柵長。圖8.1數(shù)字集成電路設計流程圖8.2設計流程1）給定邏輯功能及指標

電路邏輯功能指的是電路最終要達到的用戶需求目標。指標指的是電路要達到的性能，包括速度、功耗和芯片面積。其中速度是指電路能夠可靠工作時的最高數(shù)據(jù)比特率。電路功耗有兩種，一種是靜態(tài)功耗，另一種是動態(tài)功耗。對于集成度大的電路，電路中每一器件的功耗設計得越小越好。電路的物理版圖尺寸決定芯片的面積大小，因此盡可能采用最小的工藝尺寸來減小芯片面積。2）晶體管級門電路實現(xiàn)明確了要求實現(xiàn)的邏輯功能后，就可以用晶體管來實現(xiàn)具有CMOS互補邏輯結構的非門、與非門和或非門等基本邏輯單元，實現(xiàn)要求的邏輯功能。3）電路仿真對于構造好的晶體級電路，可以通過Hspice等軟件工具進行電路級仿真，以驗證設計的晶體管級電路結構是否滿足要求的邏輯功能。4）版圖設計與驗證完成電路仿真后，就可以根據(jù)選用工藝的版圖設計規(guī)則按晶體管級的電路連接關系進行版圖設計和DRC、LVS等版圖驗證。5）流片和封裝測試版圖驗證通過后，就可以根據(jù)最后的版圖形成GDS-II文件送到晶圓制造公司進行流片。流片之后的各基本邏輯單元經(jīng)過在晶圓測試，滿足性能指標后，可以作為標準單元為更高層次的數(shù)字集成電路設計服務；也可以進行封裝測試，作為獨立的模塊使用。8.3電路仿真

數(shù)字電路是大信號、高度非線性的電路，因此其仿真內容主要涉及直流分析（.DC）、瞬態(tài)分析（.TRAN）和溫度掃描分析（.TEMP）等少數(shù)幾項功能，分別介紹如下。1）直流特性分析用來檢驗電路的靜態(tài)邏輯功能是否正確，由電路漏電流引起的靜態(tài)功耗有多大，或者是通過直流掃描分析輸出電壓與輸入電壓關系曲線等。（與模擬IC設計的區(qū)別）2）瞬態(tài)特性分析瞬態(tài)特性分析主要是指時域波形分析。數(shù)字集成電路通過在輸入端加階躍信號或脈沖信號，根據(jù)瞬態(tài)仿真結果得到電路的信號波形的邏輯關系、延遲時間、上升時間、下降時間等性能指標，它是一種非線性時域分析。3）溫度掃描分析

溫度掃描分析是指在進行直流和瞬態(tài)分析等電路分析時，設置不同的工作溫度，檢驗溫度變化引起器件參數(shù)變化后對電路性能的影響。此外，與模擬集成電路晶體管級仿真一樣，數(shù)字集成電路晶體管級仿真也要做工藝角仿真，以檢驗工藝制造過程中引起的器件參數(shù)變化對邏輯單元性能的影響。8.4版圖設計

與模擬集成電路晶體管級設計一樣，版圖設計也是數(shù)字集成電路晶體管級設計流程中的一個關鍵環(huán)節(jié)。在數(shù)字集成電路版圖布局和布線設計中，則注重其單元版圖設計的規(guī)整性，通常將各單元版圖設計成等高不等寬的結構，并且其電源和地線保持等高度和等寬度，以便于其作為標準單元庫在更高層次進行數(shù)字集成電路設計時的自動布線。與模擬版圖設計關注點的不同

版圖寄生器件引起閂鎖效應（Latch-up）是設計CMOS電路版圖必須重視的一個問題。以左圖（a）所示的CMOS反相器為例討論這一問題。圖（b）所示的是該反相器版圖的剖面示意圖，其等效電路如圖（c）所示，圖中的RS、Rw為襯底和P阱的體電阻。這兩個寄生三極管構成了一種PNPN的四層可控硅（silicon-controlledrectifier

，SCR)結構。8.4.1CMOS電路版圖中的閂鎖效應CMOS電路中的寄生PNPN結構

8.4.1CMOS電路版圖中的閂鎖效應SCR結構伏-安特性曲線在正常工作狀態(tài)下，PNPN四層結構之間的電壓不會超過Vtg，因此它處于截止狀態(tài)。在一定的外界因素觸發(fā)下，例如由電源端或輸出端引入一個大的脈沖干擾，或者受γ射線的瞬時輻照，使PNPN四層結構之間的電壓瞬間超過Vtg，這時，該寄生結構中就會出現(xiàn)很大的導通電流。只要外部信號源或者VDD和VSS能夠提供大于維持電流IH的輸出，即使外界干擾信號已經(jīng)消失，在PNPN四層結構之間的導通電流仍然會維持，這就是所謂的“閂鎖”現(xiàn)象。產(chǎn)生閂鎖的基本條件有三個：（1）外界因素使兩個寄生三極管的EB結處于正向偏置；（2）兩個寄生三極管的電流放大倍數(shù)乘積；（具體推倒過程見課本183-184）（3）電源所提供的最大電流大于寄生可控硅導通所需要的維持電流IH。

b1b2>1

抑制閂鎖效應有多項技術，其中最有效的辦法就是減小寄生電阻RS和RW。如果這兩個電阻為零，則寄生三極管Q1和Q2永遠不會打開。由右圖可知，這兩個電阻的阻值依賴于阱連接和襯底連接之間的距離。阱連接和襯底連接之間的距離不但要近，而且接觸孔的數(shù)目要多。在PMOS管和NMOS管之間放置盡可能多的襯底連接和阱連接，能大大減小寄生電阻的阻值，有效抑制閂鎖。抑制閂鎖效應的技術

8.4.2CMOS數(shù)字集成電路版圖設計下面將以CMOS反相器為例，討論一般意義上CMOS基本邏輯門的物理版圖，以研究物理結構對電路性能的影響。在下圖所示的CMOS反相器的電路圖中，各器件端點間所畫的線表示連線。在物理版圖中，必須關心不同連線層之間物理上的相互關系。根據(jù)制造工藝，知道N型MOS管的源區(qū)和漏區(qū)是N型擴散區(qū)；而P型MOS管的源區(qū)和漏區(qū)是P型擴散區(qū)。因此，在物理結構上必須有一種實現(xiàn)兩種不同類型漏極之間連接的簡單方法。假如工藝上不能做隱埋孔接觸，邊條連線就必須采用金屬線。用版圖符號表示為圖8.4（b）所示的反相器的局部符號電路版圖。按同樣的道理，可以用金屬線和接觸孔制作接到電源VDD和地（VSS）的簡單連線，如圖8.4（c）所示。圖8.4（d）畫出了最后的符號電路版圖。（polysilicon?）圖8.4反相器電路圖到符號電路版圖的轉換：（a）電路圖，（b）漏極連線，（c）電源與地線連線，（d）輸入與輸出連線圖8.4（d）所示的符號電路版圖轉換成物理版圖，如圖8.5（a）所示。該符號電路版圖還可以轉換成圖8.5（b）所示的另一種物理版圖。

8.4.2CMOS數(shù)字集成電路版圖設計圖8.5反相器版圖的兩種基本結構：垂直走向（a）和水平走向（b）MOS管結構

8.4.2CMOS數(shù)字集成電路版圖設計（a）金屬線從管子中間穿過的水平走向MOS管結構（b）金屬線從管子上下穿過的走向MOS管結構（c）有多晶硅線穿過的垂直水平走向MOS管結構圖8.6有互連線穿過反相器版圖的三種結構在版圖設計過程中，CMOS反相器還可以有其他不同的版圖拓撲結構。如圖8.6（a）、8.6（b）、8.6（c）所示。

polysilicon?幾層？大尺寸的反相器通常由許多個較小的反相器并聯(lián)組成，各個源區(qū)和漏區(qū)用一些接觸孔和金屬線連接在一起，以減小大MOS管的源-漏電阻，如圖8.7（a）所示。另外，如圖8.7（b）所示，背靠背地放置MOS管，合并鄰近的擴散區(qū)，可得到更小的漏區(qū)電容。采用圖8.7（c）所示的“星狀”連接，可使漏區(qū)電容進一步減小圖8.7并聯(lián)反相器版圖：（a）直接并聯(lián)，（b）共用漏區(qū)，（c）星狀連接

8.4.2CMOS數(shù)字集成電路版圖設計邊沿D觸發(fā)器的晶體管級電路圖及版圖

8.4.2CMOS數(shù)字集成電路版圖設計ACCBAB與非門和或非門電路1）工作原理

二輸入與非門和二輸入或非門晶體管級電路原理圖如圖8.12所示。

（a） （b） 圖8.12二輸入與非門（a）和二輸入或非門（b）CMOS晶體管級電路2）與非門和或非門電路的設計大多數(shù)的邏輯門電路均可通過等效反相器進行設計，所謂等效反相器設計，實際上就是根據(jù)晶體管的串并聯(lián)關系，再根據(jù)等效反相器中相應晶體管的尺寸，直接獲得與非門中各晶體管的尺寸的設計方法。8.5.2與非門和或非門電路歸結起來，對具有n個輸入端的與非門電路，其中各MOS管的尺寸計算方法為：（1）將與非門中的n個串聯(lián)NMOS管等效為反相器中的NMOS管，將n個并聯(lián)的PMOS管等效為反相器中的PMOS管；（2）根據(jù)開關時間和有關參數(shù)的要求計算出等效反相器中的NMOS管與PMOS管的寬長比；（3）考慮到NMOS管是串聯(lián)結構，為保持下降時間不變，各NMOS管的等效電阻必須縮小n倍，亦即它們的寬長比必須是反相器中的NMOS管的寬長比的n倍；（4）為保證在只有一個PMOS晶體管導通的情況下，仍能獲得所需的上升時間，要求各PMOS管的寬長比與反相器中PMOS管相同。同理，對或非門也可以采用類似的方法計算各MOS管尺寸。3）版圖實現(xiàn)

根據(jù)CMOS數(shù)字集成電路版圖設計基本方法，可以將圖8.12（a）所示的兩輸入端與非門晶體管級電路圖直接轉換成圖8.13（a）所示的版圖結構。如果將MOS管設計成水平走向，便可得到圖8.13（b）所示的版圖。與非門和或非門電路（a）按電路圖轉換（b）MOS管水平走向設計圖8.13與非門的版圖8.5.2與非門和或非門電路圖8.14給出了兩種不同結構的兩輸入端或非門的版圖。（a）輸入向左引線（b）輸入向上引線圖8.14或非門版圖8.5.3CMOS傳輸門和開關邏輯1）工作原理

MOS器件是一個典型的開關。當開關打開的時候，就可以進行信號傳輸，這時將它們稱為傳輸門。與普通MOS電路的應用有所不同的是，在MOS傳輸門中，器件的源端和漏端位置隨傳輸?shù)氖歉唠娖交蚴堑碗娖蕉l(fā)生變化，并因此導致VGS的參考點—源極位置發(fā)生相應的變化。判斷源極和漏極位置的基本原則是電流的流向，對NMOS管，電流從漏極流向源極；對PMOS管，電流從源極流向漏極。為防止發(fā)生PN結的正偏置，NMOS的P型襯底接地，PMOS的N型襯底接VDD。8.5.3CMOS傳輸門和開關邏輯

CMOS傳輸門如圖8.15所示。（a）（b）（C）圖8.15CMOS傳輸門：（a）晶體管級電路，（b）符號，（c）版圖8.6數(shù)字電路標準單元庫簡介

前面僅僅介紹了幾種最基本的數(shù)字邏輯單元的晶體管級設計，實際上，設計一個大規(guī)模的數(shù)字集成電路需要一系列的基本單元，這些基本單元包括了不同輸入、不同速度以及不同驅動能力等具有多種性能的單元電路。所以，集成電路制造廠通常都有事先設計并驗證的由幾百個單元組成了單元庫。數(shù)字電路標準單元庫的設計都是在晶體管級進行的。單元庫中可能包括觸發(fā)器、全加器等功能模塊。8.6.1基本原理

單元庫設計的基本思想：將各種人工設計好的、成熟的、優(yōu)化的、版圖等高的功能模塊存儲在一個單元數(shù)據(jù)庫中。用戶根據(jù)設計要求，將電路分成各種模塊的連接組合，通過調用單元庫中已經(jīng)設計好的標準單元來實現(xiàn)整個電路系統(tǒng)。

圖8.21基于標準單元的IC設計流程圖8.6.1基本原理

數(shù)字電路標準單元一般都是通過基于晶體管級的全定制設計實現(xiàn)的，包括了各種邏輯門、觸發(fā)器以及ALU等多種類型的功能模塊，每類都有一定的功能范圍。

1）邏輯門（如與門、與非門、或非門等）

2）驅動器

3）多路轉換器

4）觸發(fā)器

5）鎖存器和移位寄存器

6）緩沖單元此外，還包括驅動電平轉換電路、I/O保護電路和輸入、輸出焊盤等。8.6.2庫單元設計

對于標準單元設計EDA系統(tǒng)而言，標準單元庫應包含以下三個方面的內容：

1）邏輯單元符號庫與功能單元庫

邏輯單元符號庫包含各種標準單元的名稱、邏輯單元的符號，并標有輸入／輸出及控制端。功能單元庫是在標準單元版圖確定后，從中提取了分布參數(shù)并由EDA軟件進行模擬得到的電路單元性能，并將電路單元的功能描述成電路邏輯模擬與時序模擬所需要的功能庫形式。

8.6.2庫單元設計2）拓撲單元庫

拓撲單元庫是版圖主要特性的抽象表達，它去掉了版圖內部的具體細節(jié)，但包括版圖單元的寬度、高度、輸入／輸出端口和控制端口的位置。拓撲單元庫保持了單元的主要特征，用它來進行標準單元的布局布線，可大大減少設計處理的數(shù)據(jù)量，提高版圖設計效率。

3）版圖單元庫

版圖單元與工藝直接相關，是標準單元庫設計者根據(jù)工藝制造廠提供的幾何設計規(guī)則精心設計的全手工版圖，并以標準版圖數(shù)據(jù)格式存儲在計算機內，可供使用者直接調用。8.6.2庫單元設計標準單元庫中的版圖單元具有以下特性：（1）各版圖單元可以有不同的寬度，但必須具有相同的高度；（2）單元的電源線和地線通常安排在單元的上下端，從單元的左右兩側同時出線，電源、地線在兩側的位置要相同，線的寬度要一致，以便單元間電源、地線的對接。同時，阱連接和襯底連接應該放在電源線和地線的下面。（3）單元的輸入/輸出端常安排在與電源和地線垂直的位置；8.6.2庫單元設計圖8.22給出了一個簡單反相器的邏輯符號、單元拓撲和單元版圖。（a） （b） （c）圖8.22反相器單元庫示例：（a）邏輯符號，（b）單元拓撲，（c）單元版圖

8.7焊盤輸入輸出單元（I/OPAD）

任何一種集成電路的版圖結構都需要焊盤輸入/輸出模塊（I/OPAD）與芯片外部進行連接。與其他標準單元相同，這些I/OPAD通常也具有等高不等寬的外部形式，各模塊的電源、地線的寬度和相對位置仍是統(tǒng)一的，以便對接。所不同的是，I/OPAD單元的引線端位于單元的一邊（位于靠近內部陣列的一邊）。由于其外部形狀的規(guī)則性，所以，輸入、輸出或雙向單元屬于標準單元的范疇，它們是標準單元的內容之一。

8.7焊盤輸入輸出單元（I/OPAD）

通常將IC的內容結構和外部信號接口分開進行設計。

I/O功能模塊的作用：對外驅動、內外隔離、輸入保護或其他接口功能。

I/OPAD通?？煞譃椋狠斎肽K、輸出模塊、輸入/輸出雙向模塊。在一個I/O單元中通常有多條供電軌線。I/O單元成環(huán)形布置在芯片的外圍。標準輸入輸出單元VDDVSSVDDVSSESDsupplydriversupplypadI/OpadatthetopI/Opadssurroundingthechipwiththeirpowerrail8.7.1輸入單元

輸入單元主要承擔對內部電路的保護，一般認為外部信號的驅動能力足夠大，輸入單元不必具備再驅動功能。因此，輸入單元的結構主要是輸入保護電路。因為MOS器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應的電荷無法很快泄放掉。而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵極與襯底之間產(chǎn)生非常高的場強。該場強如果超過柵氧化層的擊穿極限，將發(fā)生柵極擊穿，使MOS器件失效。（天線效應）8.7.1輸入單元為防止器件被擊穿，必須為這些電荷提供“泄放通路”，也就是輸入保護電路。輸入保護電路分為單二極管、電阻結構和雙二極管、電阻結構兩種。輸入保護電路實際上就是通過二極管將輸入端信號鉗制在一定的范圍內。當電荷所產(chǎn)生的電壓超出了限制范圍，就被鉗制在限定的范圍內。當然，如果輸入的信號超出了這個范圍，同樣也會被鉗制。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值一般為500Ω。8.7.1輸入單元圖8.23是一種單二極管、電阻結構的保護電路和版圖形式。圖8.24是一種雙二級管、電阻結構的保護電路和版圖形式。

圖8.23單二極管、電阻保護電路圖8.24雙二極管、電阻保護電路8.7.2輸出單元輸出單元的主要任務是提供一定的驅動能力，防止內部邏輯過負荷而損壞。另一方面，輸出單元還承擔了一定的邏輯功能，單元具有一定的可操作性。與輸入單元相比，輸出單元的電路形式比較多。

1）反相輸出I/OPAD（1）保證提供驅動能力的版圖設計考慮反相輸出就是內部信號經(jīng)反相后輸出。這種反相器除了完成反相的功能外，另一個主要作用是提供一定的驅動能力。8.7.2輸出單元圖8.25P阱硅柵CMOS反相輸出I/OPAD圖8.25是一種P阱硅柵CMOS結構的反相輸出單元。由版圖可見，構成反相器的NMOS管和PMOS管的尺寸比較大，因此具有較大的驅動能力。8.7.2輸出單元圖8.26是將金屬鋁引線去除后的版圖形式，通過這個圖可以清楚的看到器件的并聯(lián)結構和重摻雜隔離環(huán)的結構。圖8.26去鋁后的反相器版圖多叉指結構；多晶硅柵雙端互聯(lián)。采用了P+和N+隔離環(huán)，抑制閂鎖效應。8.7.2輸出單元圖8.27給出了一個大尺寸NMOS管的版圖和剖面結構圖（注：該NMOS管的源端接地）。圖8.27大尺寸NMOS管版圖結構和剖面圖8.7.2輸出單元

對于需要大面積接觸的區(qū)域，在設計引線孔時，為減輕工藝加工時的大小尺寸匹配的難度，也為了避免大面積接觸可能引起的金屬熔穿摻雜區(qū)的情況發(fā)生，通常采取多個接觸孔代替一個大的接觸孔的方案。此外，在輸入/輸出單元的設計中，為了形成襯底的電位接觸區(qū)，并吸收掉襯底中PN結的反向漂移電流，從而抑制可控硅效應的觸發(fā)，通常都要設計重摻雜隔離環(huán)并連接到電源（N+環(huán)）或地（P+環(huán)）。在圖8.24、圖8.25和圖8.27所示的版圖中都采取了這些的措施。

8.7.2輸出單元（2）考慮前級驅動能力的版圖設計當考慮輸出單元的速度性能時，這些大尺寸器件、電路的設計就必須考慮前級的驅動問題。為了在不增加內部電路的負載的條件下獲得大的輸出驅動，可以采用奇數(shù)級的反相器鏈結構，如圖8.28所示。為滿足延時特性的要求，各反相器之間尺寸應滿足一定的比例要求。圖8.28反相器鏈驅動結構8.7.2輸出單元

如果一個內部反相器能夠在規(guī)定的時間τ內將一個與其相同的反相器驅動到規(guī)定的電壓值，假設反相器的輸入電容等于Cg，則當驅動一個輸入電容為f·Cg的反相器達到相同的電壓值所需的時間為f·τ。如果負載電容CL和Cg的比值CL/Cg=Y時，則直接用內部反相器驅動該負載電容所產(chǎn)生的總延遲時間為ttol=Y·τ。

如果采用反相器鏈的驅動結構，器件的尺寸逐級放大f倍，則每一級所需的時間都是f·τ，N級反相器需要的總時間是N·f·τ。由于每一級的驅動能力放大f倍，N級反相器的驅動能力就放大了fN倍，所以fN＝Y。對此式兩邊取對數(shù)，得（8.13）反相器鏈的總延遲時間為（8.14）8.7.2輸出單元8.7.2輸出單元理論計算表明，當f=e時，反相器鏈的延遲時間最小，等于，此時的反相器鏈的級數(shù)N＝lnY。當然，實際設計中必須取整。通過比較和，可以看到直接驅動與反相器鏈驅動大電容負載時的差異，圖8.29給出了和Y

進行計算的一些結果。圖中，當采用內部反相器直接驅動負載時，總延遲時間和Y是線性關系（圖中的45°斜線）。當采用反相器鏈驅動負載時，假設反相器尺寸放大比例f分別為1.5、2.7、5、10、15，則各反相器鏈總延遲時間函數(shù)如圖中的對數(shù)曲線所示。

8.7.2輸出單元圖8.29直接驅動和反相器鏈驅動負載時的延遲時間曲線8.7.2輸出單元2）同相輸出I/OPAD

同相輸出實際上就是“反相＋反相”，即采用偶數(shù)級的反相器鏈。3）三態(tài)輸出I/OPAD

三態(tài)輸出是指單元除了可以輸出“0”、“1”邏輯外，還可高阻輸出，即具