2023年?？茢?shù)字邏輯復(fù)習(xí)題庫及答案

?？啤稊?shù)字邏輯》復(fù)習(xí)題庫及答案一、選擇題和二進(jìn)制數(shù)(．001）等值的十六進(jìn)制數(shù)學(xué)是()。A．337.2B.６37.2C.1４6７.１是8421BCD碼的是(）A.１010B.0101C.1100和二進(jìn)制碼11０0相應(yīng)的格雷碼是()A.0011Ｂ．1100C.１0１0和邏輯式相等的式子是()Ａ.AＢCB.１＋ＢCC.ＡD.若干個(gè)具有三態(tài)輸出的電路輸出端接到一點(diǎn)工作時(shí),必須保證(）A．任何時(shí)候最多只能有一個(gè)電路處在三態(tài),其余應(yīng)處在工作態(tài)。B.任何時(shí)候最多只能有一個(gè)電路處在工作態(tài)，其余應(yīng)處在三態(tài)。C.任何時(shí)候至少要有兩個(gè)或三個(gè)以上電路處在工作態(tài)。Ｄ．以上說法都不對的。A＋B+C++A=（）A.AB．C．１D.A＋B+C下列等式不成立的是(）A.B.(A+B)(Ａ+C）=A+BCC.AB+AＣ+BC=AB+BCD.A.ABＣB．Ａ+B＋CＣ.D.欲對全班53個(gè)同學(xué)以二進(jìn)制代碼編碼表達(dá)，最少需要二進(jìn)制的位數(shù)是()A.５Ｂ.6C.10一塊數(shù)據(jù)選擇器有三個(gè)地址輸入端，則它的數(shù)據(jù)輸入端應(yīng)有（)。A.3B．6Ｃ.８或非門構(gòu)成的基本RS觸發(fā)器，輸入端SR的約束條件是(）A.SR=0Ｂ.SR＝１C．在同步方式下,JＫ觸發(fā)器的現(xiàn)態(tài)Qn=0，要使Qn+１=1,則應(yīng)使(）。A.J＝Ｋ＝0B.Ｊ=0，K=1C.Ｊ＝1,K=X一個(gè)T觸發(fā)器，在T=１時(shí)，來一個(gè)時(shí)鐘脈沖后，則觸發(fā)器()。A．保持原態(tài)Ｂ．置0Ｃ.置1在ＣP作用下,欲使D觸發(fā)器具有Qn+1=的功能，其D端應(yīng)接（）A．1Ｂ.0C.一片四位二進(jìn)制譯碼器，它的輸出函數(shù)有（）A．１個(gè)B.8個(gè)Ｃ.10個(gè)Ｄ.16個(gè)比較兩個(gè)兩位二進(jìn)制數(shù)Ａ=Ａ1A0和B=B１B0，當(dāng)A>Ｂ時(shí)輸出F=1，則F的表達(dá)式是(Ａ．B.Ｃ.D.相同計(jì)數(shù)模的異步計(jì)數(shù)器和同步計(jì)數(shù)器相比，一般情況下（)Ａ.驅(qū)動(dòng)方程簡樸B.使用觸發(fā)器的個(gè)數(shù)少C.工作速度快D.以上說法都不對測得某邏輯門輸入A、B和輸出F的波形如下圖,則F(A，B)的表達(dá)式是（）Ａ.Ｆ=ABB.Ｆ=Ａ+BC．D.Ｍoｏｒe和Mｅａlｙ型時(shí)序電路的本質(zhì)區(qū)別是()A.沒有輸入變量B.當(dāng)時(shí)的輸出只和當(dāng)時(shí)電路的狀態(tài)有關(guān)，和當(dāng)時(shí)的輸入無關(guān)C．沒有輸出變量Ｄ．當(dāng)時(shí)的輸出只和當(dāng)時(shí)的輸入有關(guān),和當(dāng)時(shí)的電路狀態(tài)無關(guān)n級(jí)觸發(fā)器構(gòu)成的環(huán)形計(jì)數(shù)器，其有效循環(huán)的狀態(tài)數(shù)為()A.n個(gè)B.2ｎ個(gè)C.2ｎ-1個(gè)D.2ｎ個(gè)ＲOM電路由地址譯碼器和存儲(chǔ)體構(gòu)成，若譯碼器有十個(gè)地址輸入線,則最多可有（）個(gè)字。A.１0B.１02C.21074LS１6０十進(jìn)制計(jì)數(shù)器它具有的觸發(fā)器的個(gè)數(shù)是（)A.１個(gè)Ｂ.2個(gè)C.４個(gè)D.６個(gè)組合型ＰLA是由()構(gòu)成A.與門陣列和或門陣列Ｂ.一個(gè)計(jì)數(shù)器Ｃ.一個(gè)或陣列D.一個(gè)寄存器TTL與非門的多余腳懸空等效于()。Ａ.１Ｂ.0C.Ｖｃc設(shè)計(jì)一個(gè)842１碼加1計(jì)數(shù)器，至少需要()觸發(fā)器A．３個(gè)B.4個(gè)C．6個(gè)Ｄ.10個(gè)以下哪一條不是消除竟?fàn)幟半U(xiǎn)的措施（)A.接入濾波電路B．運(yùn)用觸發(fā)器C.加入選通脈沖D.修改邏輯設(shè)計(jì)主從觸發(fā)器的觸發(fā)方式是（）A.CP=1B.CP上升沿C.ＣＰ下降沿Ｄ.分兩次解決下列說法中,()不是邏輯函數(shù)的表達(dá)方法。A.真值表和邏輯表達(dá)式B.卡諾圖和邏輯圖C．波形圖和狀態(tài)圖已知某觸發(fā)器的特性所示（觸發(fā)器的輸入用A、B……表達(dá)）。請選擇與具有相同功能的邏輯表達(dá)式是（）。A．B．Ｃ．ＡＢQn+1說明00Qｎ保持0１0置0１01置111翻轉(zhuǎn)用ROＭ實(shí)現(xiàn)四位二進(jìn)制碼到四位循環(huán)碼的轉(zhuǎn)換，規(guī)定存儲(chǔ)器的容量為(）。A.8B.16C.３２下列信號(hào)中，()是數(shù)字信號(hào)。A.交流電壓Ｂ.開關(guān)狀態(tài)C．交通燈狀態(tài)D．無線電載波余3碼1０001000相應(yīng)24２１碼為()A.０1010101Ｂ.1０000１01若邏輯函數(shù)，則F和G相與的結(jié)果為（）Ａ.B.１C.為實(shí)現(xiàn)D觸發(fā)器轉(zhuǎn)換為T觸發(fā)器,圖所示的虛線框內(nèi)應(yīng)是（)A.或非門B.與非門C.異或門Ｄ．同或門完全擬定原始狀態(tài)表中的五個(gè)狀態(tài)A、B、C、Ｄ、Ｅ,若有等效對Ａ和B,B和D，Ｃ和E,則最簡狀態(tài)表中只含（)個(gè)狀態(tài)Ａ.2Ｂ.３C.1D.4下列觸發(fā)器中，沒法約束條件的是（)A.時(shí)鐘觸發(fā)器B.基本觸發(fā)器C.主從觸發(fā)器D．邊沿D觸發(fā)器組合邏輯電路輸出與輸入的關(guān)系可用(）描述A.真值表B.狀態(tài)表Ｃ.狀態(tài)圖D.邏輯表達(dá)式實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)相乘的組合電路,其輸入輸出端個(gè)數(shù)應(yīng)為()A.4入4出Ｂ.8入8出C.8入4出D.8入５出組合邏輯電路中的險(xiǎn)象是由于()引起的A.電路未達(dá)成最簡B.電路有多個(gè)輸出Ｃ.電路中的時(shí)延Ｄ.邏輯門類型不同設(shè)計(jì)一個(gè)五位二進(jìn)制碼的奇偶位發(fā)生器,需要()個(gè)異或門Ａ.2Ｂ.3C．4Ｄ.5下列觸發(fā)器中，（)不可作為同步時(shí)序邏輯電路的存儲(chǔ)元件。A．基本R－S觸發(fā)器B.D觸發(fā)器C.J－K觸發(fā)器D．T觸發(fā)器構(gòu)造一個(gè)模10同步計(jì)數(shù)器,需要（）觸發(fā)器A.3個(gè)Ｂ.4個(gè)Ｃ.５個(gè)D.1０個(gè)實(shí)現(xiàn)同一功能的Mｅaly型同步時(shí)序電路比Moorｅ型同步時(shí)序電路所需要的(）A.狀態(tài)數(shù)目更多Ｂ．狀態(tài)數(shù)目更少Ｃ.觸發(fā)器更多D.觸發(fā)器一定更少同步時(shí)序電路設(shè)計(jì)中,狀態(tài)編碼采用相鄰編碼法的目的是(）A.減少電路中的觸發(fā)器Ｂ.提高電路速度C．提高電路可靠性D.減少電路中的邏輯門脈沖異步時(shí)序邏輯電路的輸入信號(hào)可以是（）A.模擬信號(hào)B．電平信號(hào)C.脈沖信號(hào)Ｄ．時(shí)鐘脈沖信號(hào)電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上輸入信號(hào)（)A.同時(shí)為０Ｂ．同時(shí)為1C.同時(shí)改變D．同時(shí)出現(xiàn)脈沖異步時(shí)序邏輯電路中的存儲(chǔ)元件可以采用（）A.時(shí)鐘控制RS觸發(fā)器Ｂ.D觸發(fā)器C．基本RS觸發(fā)器Ｄ．JK觸發(fā)器 八路數(shù)據(jù)選擇器應(yīng)有(）個(gè)選擇控制器Ａ.2Ｂ.3C.6移位寄存器T１194工作在并行數(shù)據(jù)輸入方式時(shí),MAＭＢ取值為（）A.00B.０１C．10半導(dǎo)體存儲(chǔ)器(）的內(nèi)容在掉電后會(huì)丟失A.MＲOMB．RＡMC.EPROMD.E2PROMEPROM是指()A.隨機(jī)讀寫存儲(chǔ)器B.只讀存儲(chǔ)器C．可擦可編程只讀存儲(chǔ)器D.電可擦可編程只讀存儲(chǔ)器用ＰLＡ進(jìn)行邏輯設(shè)計(jì)時(shí)，應(yīng)將邏輯函數(shù)表達(dá)式變換成（)Ａ.異或表達(dá)式Ｂ.與非表達(dá)式C.最簡“與—或”表達(dá)式D.標(biāo)準(zhǔn)“或—與”表達(dá)式補(bǔ)碼1.１000的真值為(）A.+1．１000B．－1.1000C下列哪個(gè)函數(shù)與邏輯函數(shù)F＝Ａ⊙Ｂ不等()A.B．C.D.PRＯM、PLＡ、和ＰAＬ三種可編程器件中，()是不能編程的Ａ.PROM的或門陣列B．ＰAＬ的與門陣列Ｃ.ＰLA的與門陣列和或門陣列D．PROM的與門陣列下列中規(guī)模通用集成電路中，（)屬于組合邏輯電路A.4位計(jì)數(shù)器T4193B．4位并行加法器Ｔ６93C．４位寄存器T11９4D.4位數(shù)據(jù)選擇器T５80 數(shù)字系統(tǒng)中,采用（)可以將減法運(yùn)算轉(zhuǎn)化為加法運(yùn)算Ａ.原碼B.補(bǔ)碼C.Gray碼D．反碼十進(jìn)制數(shù)5５5的余3碼為（）A.B．C．D.下列邏輯門中，(）不屬于通用邏輯門A.與非門Ｂ.或非門C.或門Ｄ.與或非門n個(gè)變量構(gòu)成的最小項(xiàng)mｉ和最大項(xiàng)Mi之間，滿足關(guān)系（)A.B.Ｃ.D.參考答案如下：1-５ＡBＣDB6-10CCCBＣ１1-15AＣDDD16-2０CACBA2１-2５CＣAAＢ2６-３0BDCCD31－３5(BC)C(ＡC)ＤA３6-４0（CD）（AD）BCＣ41-45ＡBBＤ（CD)4６-50C（ABCＤ)BＤB51-５5CCCＡD56-60(BD)（BD)CC（BC）二、填空題（

49６

)的8421碼為。補(bǔ)碼只有(

一

)種零的表達(dá)形式。邏輯變量反映邏輯狀態(tài)的變化,邏輯變量僅能取值

(

“０”或“1”

假如Ａ，B中只要有一個(gè)為1，則F為l;僅當(dāng)A,B均為0時(shí),F才為0。該邏輯關(guān)系可用式子（F＝A+B

)表達(dá)。在非邏輯中，若A為0,則F為１;反之，（若A為l，則F為０

）?；镜倪壿嬯P(guān)系有(

與、或、非

）三種。邏輯表達(dá)式是由(

邏輯變量和“或”、“與”、“非”3種運(yùn)算符

)所構(gòu)成的式子。邏輯函數(shù)表達(dá)式有（“積之和”表達(dá)式與“和之積”表達(dá)式

)兩種基本形式。假如一個(gè)函數(shù)完全由最小項(xiàng)所組成，那么這種函數(shù)表達(dá)式稱為(

標(biāo)準(zhǔn)“積之和”

)表達(dá)式。3個(gè)變量最多可以組成(

８

)個(gè)最小項(xiàng)。ｎ個(gè)變量的所有最大項(xiàng)的(

“積”

)恒等于0。在同一邏輯問題中,下標(biāo)相同的最小項(xiàng)和最大項(xiàng)之間存在(

互補(bǔ)

)關(guān)系。求一個(gè)函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式有兩種方法,(一種是代數(shù)轉(zhuǎn)換法，另一種是真值表轉(zhuǎn)換法

)。最簡邏輯電路的標(biāo)準(zhǔn)是:（門數(shù)最少；門的輸入端數(shù)最少;門的級(jí)數(shù)最少

)。邏輯函數(shù)化簡的三種方法，即(代數(shù)化簡法、卡諾圖化簡法和列表化簡法

)。（

N

）

個(gè)變量的卡諾圖是一種由2的n次方個(gè)方格構(gòu)成的圖形。一個(gè)邏輯函數(shù)可由圖形中若干方格構(gòu)成的區(qū)域來表達(dá),并且這些方格與包含在函數(shù)中的各個(gè)(最小項(xiàng)

）相相應(yīng)。一只四輸入端或非門，使其輸出為1的輸入變量取值組合有（

１

)種。邏輯函數(shù)化簡的目的是(

簡化電路的結(jié)構(gòu),使系統(tǒng)的成本下降。

）。常見的化簡方法有(

代數(shù)法、卡諾圖法和列表法

）三種。Ｆ＝A+ＢC的最小項(xiàng)為(

m3,m4,m5,m6,ｍ7

)。代數(shù)化簡法是運(yùn)用（

邏輯代數(shù)的公理和基本定理

)對邏輯函數(shù)表達(dá)式進(jìn)行化簡。所謂邏輯上相鄰的最小項(xiàng)是指這樣兩個(gè)乘積項(xiàng),假如它們都包含(有n個(gè)變量，且這n個(gè)變量中僅有一個(gè)變量是不同的

)，則稱這兩個(gè)乘積項(xiàng)是相鄰的?；喍噍敵龊瘮?shù)的關(guān)鍵是(通過反復(fù)試探和比較充足運(yùn)用各個(gè)輸出函數(shù)間的公共項(xiàng)

）。（

代數(shù)化簡法

)和卡諾圖化簡法都可用來化簡多輸出函數(shù)。對于兩輸入的或非門而言,只有當(dāng)為(

A、B同時(shí)為０時(shí)

)時(shí)輸出為1。組合邏輯電路在任意時(shí)刻的穩(wěn)定輸出信號(hào)取決于（此時(shí)的輸入）。全加器是一種實(shí)現(xiàn)(計(jì)算一位二進(jìn)制數(shù)和的電路）功能的邏輯電路。半加器是指兩個(gè)(

同位二進(jìn)制數(shù)

)相加。組合邏輯電路由(

門

)電路組成。組合邏輯電路的設(shè)計(jì)過程與(

分析

)過程相反。根據(jù)電路輸出端是一個(gè)還是多個(gè),通常將組合邏輯電路分為(

單輸出和多輸出

)兩類。設(shè)計(jì)多輸出組合邏輯電路，只有充足考慮(各函數(shù)共享

),才干使電路達(dá)成最簡。組合邏輯電路中輸出與輸入之間的關(guān)系可以由(

真值表、卡諾圖、邏輯表達(dá)式等

)來描述。我們一般將競爭分為：（

臨界競爭和非臨界競爭

)兩種。函數(shù)有(與或式

或與式）兩種標(biāo)準(zhǔn)表達(dá)式。使為1的輸入組合有(

７

)個(gè)。時(shí)序邏輯電路按其工作方式不同，又分為(同步時(shí)序邏輯電路

）和（異步時(shí)序邏輯電路

）。同步時(shí)序電路的一個(gè)重要組成部分是存儲(chǔ)元件,它通常采用(

觸發(fā)器

)構(gòu)成。當(dāng)Ｒ=１，S=１時(shí)，基本ＲＳ觸發(fā)器的次態(tài)輸出為(

保持

)。ＪK觸發(fā)器的次態(tài)重要與(J,K，CP

)因素有關(guān)。Ｄ觸發(fā)器的次態(tài)重要與(

D，CP

)因素有關(guān)。僅具有清0和置１功能的觸發(fā)器是（Ｄ觸發(fā)器

)。僅具有"保持＂和＂翻轉(zhuǎn)"功能的觸發(fā)器是（T觸發(fā)器

)。延遲元件可以是(專用的延遲元件

),也可以運(yùn)用（

帶反饋的組合電路自身的內(nèi)部延遲性能

)。一般來說，時(shí)序邏輯電路中所需的觸發(fā)器n與電路狀態(tài)數(shù)N應(yīng)滿足如下關(guān)系式：(

2n＞=N

)。由于數(shù)字電路的各種功能是通過(邏輯運(yùn)算和邏輯判斷

)來實(shí)現(xiàn)的，所以數(shù)字電路又稱為數(shù)字邏輯電路或者邏輯電路。二進(jìn)制數(shù)1101.1011轉(zhuǎn)換為八進(jìn)制為(

15.54

)。十六進(jìn)制數(shù)F6.A轉(zhuǎn)換成八進(jìn)制數(shù)為(

64

）。常見的機(jī)器數(shù)有:（原碼、反碼和補(bǔ)碼

）。三、判斷題“0”的補(bǔ)碼只有一種形式。對的奇偶校驗(yàn)碼不僅能發(fā)現(xiàn)錯(cuò)誤，并且能糾正錯(cuò)誤。錯(cuò)誤二進(jìn)制數(shù)0.０01１的反碼為０.110０。錯(cuò)誤邏輯代數(shù)中,若A·B＝A+Ｂ，則有A＝B。對的根據(jù)反演規(guī)則,邏輯函數(shù)的反函數(shù)錯(cuò)誤用卡諾圖可判斷出邏輯函數(shù)與邏輯函數(shù)互為反函數(shù)。對的若函數(shù)F和函數(shù)G的卡諾圖相同,則函數(shù)和函數(shù)相等。錯(cuò)誤門電路帶同類門數(shù)量的多少稱為門的扇出數(shù)。對的三態(tài)門有三種輸出狀態(tài)(即輸出高電平、輸出低電平和高阻狀態(tài)）,分別代表三種不同的邏輯值。錯(cuò)誤觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)：稱為“1”狀態(tài),稱為“0”狀態(tài)。錯(cuò)誤同一邏輯電路用正邏輯描述出的邏輯功能和用負(fù)邏輯描述出的邏輯功能應(yīng)當(dāng)一致。錯(cuò)誤對時(shí)鐘控制觸發(fā)器而言，時(shí)鐘脈沖擬定觸發(fā)器狀態(tài)何時(shí)轉(zhuǎn)換，輸入信號(hào)擬定觸發(fā)器狀態(tài)如何轉(zhuǎn)換。對的采用主從式結(jié)構(gòu),或者增長維持阻塞功能,都可解決觸發(fā)器的“空翻”現(xiàn)象。對的設(shè)計(jì)包含無關(guān)條件的組合邏輯電路時(shí),運(yùn)用無關(guān)最小項(xiàng)的隨意性有助于輸出函數(shù)化簡。對的對于多輸出組合邏輯電路，僅將各單個(gè)輸出函數(shù)化為最簡表達(dá)式，不一定能使整體達(dá)成最簡。對的組合邏輯電路中的競爭是由邏輯設(shè)計(jì)錯(cuò)誤引起的。錯(cuò)誤在組合邏輯電路中,由競爭產(chǎn)生的險(xiǎn)象是一種瞬間的錯(cuò)誤現(xiàn)象。對的同步時(shí)序邏輯電路中的存儲(chǔ)元件可以是任意類型的觸發(fā)器。錯(cuò)誤等效狀態(tài)和相容狀態(tài)均具有傳遞性。錯(cuò)誤最大等效類是指含狀態(tài)數(shù)目最多的等效類。錯(cuò)誤一個(gè)不完全擬定原始狀態(tài)表的各最大相容類之間也許存在相同狀態(tài)。對的同步時(shí)序邏輯電路設(shè)計(jì)中，狀態(tài)編碼采用相鄰編碼法是為了消除電路中的競爭。錯(cuò)誤同步時(shí)序邏輯電路中的無效狀態(tài)是由于狀態(tài)表沒有達(dá)成最簡導(dǎo)致的。錯(cuò)誤假如一個(gè)時(shí)序邏輯電路中的存儲(chǔ)元件受統(tǒng)一時(shí)鐘信號(hào)控制，則屬于同步時(shí)序邏輯電路。對的電平異步時(shí)序邏輯電路不允許兩個(gè)或兩個(gè)以上的輸入同時(shí)為１。錯(cuò)誤電平異步時(shí)序邏輯電路中各反饋回路之間的競爭是由于狀態(tài)編碼引起的。錯(cuò)誤并行加法器采用超前進(jìn)位的目的是簡化電路結(jié)構(gòu)。錯(cuò)誤進(jìn)行邏輯設(shè)計(jì)時(shí)，采用PLD器件比采用通用邏輯器件更加靈活方便。對的采用串行加法器比采用并行加法器的運(yùn)算速度快。錯(cuò)誤四、簡答題與普通代數(shù)相比邏輯代數(shù)有何特點(diǎn)?什么是邏輯圖?試述由邏輯函數(shù)畫出邏輯圖的方法？邏輯函數(shù)式、真值表和邏輯圖三者之間有什么關(guān)系？代數(shù)法化簡重要有哪些環(huán)節(jié)？卡諾圖在構(gòu)造上有何特點(diǎn)?已知函數(shù)的邏輯表達(dá)式如何得到它的卡諾圖？組合邏輯在結(jié)構(gòu)上有何特點(diǎn)？在數(shù)字電路中為什么要采用二進(jìn)制?它有何特點(diǎn)？機(jī)器數(shù)與真值有何區(qū)別?在進(jìn)行邏輯設(shè)計(jì)和分析時(shí)我們?nèi)绾慰创裏o關(guān)項(xiàng)?什么叫最小項(xiàng)和最大項(xiàng)?為什么把邏輯函數(shù)的“最小項(xiàng)之和”表達(dá)式及“最大項(xiàng)之積”表達(dá)式稱為邏輯函數(shù)表達(dá)式的標(biāo)準(zhǔn)形式?用代數(shù)化簡法化簡邏輯函數(shù)與用卡諾圖化簡邏輯函數(shù)各有何優(yōu)缺陷？用"或非"門實(shí)現(xiàn)邏輯函數(shù)的環(huán)節(jié)重要有哪些?為什么要進(jìn)行組合邏輯電路的分析？與組合電路相比，時(shí)序電路有何特點(diǎn)？什么叫最大相容類?簡述觸發(fā)器的基本性質(zhì)。為什么同步時(shí)序電路沒有分為脈沖型同步時(shí)序電路和電平型同步時(shí)序電路？異步時(shí)序邏輯電路與同步時(shí)序邏輯電路有哪些重要區(qū)別?

設(shè)［Ｘ]補(bǔ)=x0.x1x２ｘ３寫出下列提問的條件：=1\＊ＧB２⑴若使X＞1/８,問x0，x1，x2，ｘ３應(yīng)滿足什么條件?=2\＊GＢ2⑵若使1/８＜X<1／2，問x0,x1，x2，x3應(yīng)滿足什么條件？=3\＊GB2⑶若使X<-１／2,問ｘ0,x1，x２，ｘ3應(yīng)滿足什么條件?五、計(jì)算題將下列邏輯函數(shù)化簡成最簡與或表達(dá)式。(1)(2) 用一片3入８出譯碼器和必要的邏輯門實(shí)現(xiàn)下列邏輯函數(shù)：試用T4193四位二進(jìn)制同步可逆計(jì)算器構(gòu)造如下圖所示的模14的加法計(jì)數(shù)器。0010→0011→01０0→0101→０１10→０1１1→1000↑↓１11１←1110←1１01←110０←1011←１0１0←1０0１分析圖中時(shí)序邏輯電路，規(guī)定:(1)指出該電路是同步還是異步時(shí)序邏輯電路？屬于Meａlｙ模型還是Moｏre模型？(2）作出狀態(tài)表（3）說明電路邏輯功能輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)下列邏輯函數(shù)F(A,B,C，D）=∑m(2，３,5,6）分析下圖給定的組合邏輯電路，寫出輸出P１,P２,Ｐ3,P4的邏輯表達(dá)式，并寫出輸出F的邏輯表達(dá)式。P2&AP2&AC&ABPC&ABP1F≥1&P3BF≥1&P3B&&P4CP4C由與非門構(gòu)成的某議案表決電路如下圖所示，其中A、B、Ｃ、D表達(dá)四個(gè)人,批準(zhǔn)時(shí)用１表達(dá)，Ｚ為１時(shí)表達(dá)議案通過。(1)分析電路,列出真值表,說明議案通過情況共有幾種；（2）分析A、Ｂ、C、D中誰權(quán)力最大。已知基本RＳ觸發(fā)器邏輯圖如下，試填其功能表。＆＆＆＆SRSR用卡諾圖化簡下面函數(shù)求出它的最簡與或表達(dá)式。下圖中設(shè)初態(tài)，試分析該電路。設(shè)計(jì)一個(gè)組合電路，用來判斷輸入的四位8４21ＢCD碼A，Ｂ，C,D當(dāng)其值大于或等于5時(shí),輸出為1,反之輸出為0。用代數(shù)法證明等式試用T觸發(fā)器和門電路構(gòu)成時(shí)鐘控制觸發(fā)器。設(shè)計(jì)一個(gè)組合邏輯電路，該電路輸入端接受兩個(gè)兩位無符號(hào)二進(jìn)制數(shù)和，當(dāng)時(shí),輸出Ｆ為1,否則F為０。試用合適的邏輯門構(gòu)造出最簡電路?！稊?shù)字邏輯》復(fù)習(xí)題庫參考答案四、簡答題邏輯代數(shù)與普通代數(shù)相似子處在于它們都是用字母表達(dá)變量,用代數(shù)式描述客觀事物間的關(guān)系,但不同之處是邏輯代數(shù)是描述客觀事物間的邏輯關(guān)系,邏輯函數(shù)表達(dá)式中的邏輯變量的取值和邏輯函數(shù)值都只有兩個(gè)值,即0、1。這兩個(gè)值不具有數(shù)量大小的意義，僅表達(dá)客觀事物的兩種相反的狀態(tài)。2.用邏輯門電路實(shí)現(xiàn)的邏輯函數(shù)關(guān)系。

化簡

變換

用門電路實(shí)現(xiàn)33.可以互相轉(zhuǎn)換?4.用代數(shù)轉(zhuǎn)換法求一個(gè)函數(shù)“最小項(xiàng)之和”的形式，一般分為兩步。

第一步：將函數(shù)表達(dá)式變換成一般“與—或”表達(dá)式。

第二步:反復(fù)使用

?將表達(dá)式中所有非最小項(xiàng)的“與項(xiàng)”擴(kuò)展成最小項(xiàng)。

5．(１）n個(gè)變量的卡諾圖由2的n次方個(gè)小方格組成,每個(gè)小方格代表一個(gè)最小項(xiàng)；?

(2)卡諾圖上處在相鄰、相對、相重位置的小方格所代表的最小項(xiàng)為相鄰最小項(xiàng)。?６.假如邏輯函數(shù)表達(dá)式是最小項(xiàng)之和的形式,則只要在卡諾圖上找出那些同給定邏輯函數(shù)包含的最小項(xiàng)相相應(yīng)的小方格,并標(biāo)以1，剩余小方格標(biāo)以0,就得到該函數(shù)的卡諾圖。?7.電路由門電路過程,不含記憶元件;輸入信號(hào)是單項(xiàng)傳輸?shù)碾娐分胁缓答伝芈贰?/p>

8.二進(jìn)制的特點(diǎn)

①二進(jìn)制數(shù)只有0和ｌ兩個(gè)數(shù)碼,任何具有兩個(gè)不同穩(wěn)定狀態(tài)的元件都可用來表達(dá)1位二進(jìn)制數(shù)。

②二進(jìn)制運(yùn)算規(guī)則簡樸。?

③二進(jìn)制數(shù)的數(shù)碼0和l，可與邏輯代數(shù)中邏輯變量的＂假"和"真＂相應(yīng)起來。也就是說，可用一個(gè)邏輯變量來表達(dá)一個(gè)二進(jìn)制數(shù)碼。這樣，在邏輯運(yùn)算中可以使用邏輯代數(shù)這一數(shù)學(xué)工具。

9.機(jī)器數(shù)其符號(hào)與數(shù)值一起二進(jìn)制代碼化。

10.由于無關(guān)最小項(xiàng)相應(yīng)的輸入變量取值組合主線不會(huì)出現(xiàn),或者盡管也許出現(xiàn)，但相應(yīng)的函數(shù)值是什么無關(guān)緊要。所以,在變量的這些取值下，函數(shù)可以任意取值0或l。11．最小項(xiàng)是一種特殊的乘積項(xiàng)。設(shè)有一個(gè)ｎ變量的邏輯函數(shù)，在n個(gè)變量組成的乘積項(xiàng)(“與”項(xiàng))中每一個(gè)變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次，這個(gè)乘積項(xiàng)稱,為n個(gè)變量的最小項(xiàng)。最大項(xiàng)是一種特殊的和項(xiàng)。沒有一個(gè)ｎ變量的邏輯函數(shù),在ｎ個(gè)變量組成的和項(xiàng)(“或項(xiàng)）中,每一個(gè)變量或以原變量或以反變量的形式出現(xiàn)一次，且僅出現(xiàn)一次,這個(gè)和項(xiàng)稱為n個(gè)變量的最大項(xiàng)。表達(dá)形式是唯一的。?1２．卡諾圖法直觀但不適合變量多的函數(shù)化簡。1３.用"或非"門實(shí)現(xiàn)邏輯函數(shù)的環(huán)節(jié)為：?

第一步：求出函數(shù)的最簡＂或-與＂表達(dá)式;?

第二步:將最簡＂或-與"表達(dá)式變換成"或非-或非"表達(dá)式；

第三步:畫出邏輯電路圖。1４.需要推敲邏輯電路的設(shè)計(jì)思想，或者要更換邏輯電路的某些組件，或者要評(píng)價(jià)它的技術(shù)經(jīng)濟(jì)指標(biāo)。這樣，就規(guī)定我們對給定的邏輯電路進(jìn)行分析。１５．結(jié)論：與組合電路相比,時(shí)序電路的輸出不僅與此時(shí)輸入信號(hào)有關(guān)，還與電路本來的狀態(tài)有關(guān)。電路中具有存儲(chǔ)文獻(xiàn)。16．若一個(gè)相容類不是任何其它相容類的子集時(shí)，則該相容類稱為最大相容類。1７.觸發(fā)器具有以下兩個(gè)基本性質(zhì)：①觸發(fā)器有兩個(gè)穩(wěn)定的工作狀態(tài)，一個(gè)是＂1＂狀態(tài),另一個(gè)是"0"狀態(tài)。當(dāng)無外界信號(hào)作用時(shí),觸發(fā)器維持本來的穩(wěn)定狀態(tài)，并能長期保持下去;②在一定的外界信號(hào)作用下,觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)翻轉(zhuǎn)為另一個(gè)穩(wěn)定狀態(tài)，并且在外界信號(hào)消失后,仍能保持更新后的狀態(tài)。

18．在同步時(shí)序電路中,輸入信號(hào)雖然有脈沖和電子兩種形式,但是在同步時(shí)鐘信號(hào)的前沿或后沿控制下它們作用于電路后引起電路狀態(tài)的變化都是相同的19.若激勵(lì)狀態(tài)與二次狀態(tài)不相同,則電路處在非穩(wěn)定狀態(tài)。

20.由于[X]補(bǔ)=x0.x1x２x3,要X>0時(shí)，必須x０＝0,此時(shí)由于X=(1/2)x1+(１/4)ｘ2+(1/8）x2，故：1．要X>1/8時(shí),x0，x１，ｘ2,x3應(yīng)滿足:x0=０,且