第4章+存儲系統(tǒng)

存儲系統(tǒng)與隨機存儲器1存儲器的角色在現(xiàn)代計算機中，主存儲器處于全機中心地位當(dāng)前計算機正在執(zhí)行的程序和數(shù)據(jù)均存放在存儲器中。CPU直接從存儲器取指令或存取數(shù)據(jù)。計算機系統(tǒng)中輸入輸出設(shè)備數(shù)量增多，數(shù)據(jù)傳送速度加快，因此采用了直接存儲器存取(DMA)技術(shù)和輸入輸出通道技術(shù)，在存儲器與輸入輸出系統(tǒng)之間直接傳送數(shù)據(jù)。共享存儲器的多處理機的出現(xiàn)，利用存儲器存放共享數(shù)據(jù)，并實現(xiàn)處理機之間的通信，更加強了存儲器作為全機中心的作用。2存儲器的挑戰(zhàn)MemoryWall3存儲系統(tǒng)——系統(tǒng)的解決方案存儲系統(tǒng)與存儲器存儲器：提供存儲能力的物理實體存儲系統(tǒng)：各類物理存儲器組成的層次化體系（MemoryHierarchy）高速緩存Cache主存外存4存儲器的主要技術(shù)指標(biāo)存儲器有三個基本參數(shù)：容量、速度、成本（價格/位）存儲容量：以字或字節(jié)為單位來表示主存儲器存儲單元的總數(shù)。常用字節(jié)數(shù)或單元數(shù)×位數(shù)兩種方法來描述。5存儲器的主要技術(shù)指標(biāo)存儲器速度存取時間：一次存取操作所需的時間帶寬BM（最大數(shù)據(jù)傳送速率，單位：位/秒）w——數(shù)據(jù)存儲總線寬度內(nèi)存平均訪問時間ns級

SRAMCache1~5ns SDRAM內(nèi)存7~15ns EDO內(nèi)存60~80ns EPROM存儲器100~400ns外存平均訪問時間ms級 硬盤9~10ms 光盤80~120ms6存儲器的主要技術(shù)指標(biāo)存儲器價格硬盤：600~700元/TB內(nèi)存：200元/GBSRAM：400元/256KB7存儲系統(tǒng)CACHE主存（內(nèi)存）輔存（外存）根據(jù)各種存儲器的存儲容量、存取速度和價格比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來，使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲器中。8存儲器的分類按存儲介質(zhì)劃分：半導(dǎo)體、磁性按存取方式劃分：隨機、順序按存儲器的讀寫功能劃分：只讀、讀寫按信息的可保存性劃分：永久性、非永久性記憶按作用劃分：主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等9隨機讀寫存儲器(RAM)隨機讀寫（存?。寒?dāng)存儲器中的消息被讀取或?qū)懭霑r，所需要的時間與這段信息所在的位置無關(guān)。相對的，讀取或?qū)懭腠樞蛟L問存儲設(shè)備中的信息時，其所需要的時間與位置就會有關(guān)系（如磁帶）。靜態(tài)存儲器SRAM利用觸發(fā)器實現(xiàn)無需動態(tài)刷新速度快、集成度低、功耗大動態(tài)存儲器DRAM利用MOS電容保存數(shù)據(jù)需要動態(tài)刷新速度慢、集成度高、功耗小存儲單元的機理不同10SRAM的基本存儲單元物理存儲單元存儲一位二進制信息的（0/1）的電路單元可實現(xiàn)為4晶體管、6晶體管等模式（4T/6T)11可以根據(jù)W上有無電流來判斷觸發(fā)器存入信息的狀態(tài)。VCCZ

/wT3

T4

T5

T6

T1

T2

A

B

w保持：字線保持低電位，一對位線與雙穩(wěn)態(tài)電路相分離。雙穩(wěn)態(tài)電路依靠自身的交叉反饋，保持原有狀態(tài)不變。VCCT1導(dǎo)通讀出時若原來信息為“0”,就有電流自位線1經(jīng)T5流向T1,對地形成放電回路，經(jīng)放大為“0信號”，表明原來存入為0，W上無電流。兩個穩(wěn)態(tài)：T1導(dǎo)通，T2截止存入信息為“0”；T2導(dǎo)通，T1截止存入信息為“1”字線狀態(tài)？T2截止，從而使單元處于“0”態(tài)SRAM的基本存儲單元12SRAM的基本存儲單元字線（Z）控制存儲單元的通斷位線（W）數(shù)據(jù)存取的路徑VCCZ

/wT3

T4

T5

T6

T1

T2

A

B

wVCCT1導(dǎo)通T2截止，從而使單元處于“0”態(tài)13SRAM的存儲矩陣1024個存儲單元排列成32×32的矩陣。為了存取方便，給它們編上號。32行編號為X0、X1、…、X31，32列編號為Y0、Y1、…、Y31。這樣每一個存儲單元都有了一個固定的編號，稱為地址。ZC14SRAM存儲器=存儲體+讀寫電路+地址譯碼電路+控制電路等。

SRAM存儲器的組成多個存儲矩陣可以按照同一地址實現(xiàn)存取，形成寬度為n的字存取機制15SRAM存儲器的組成存儲體——存儲體是存儲單元的集合各個字的同一位組織在一個芯片中，如4096×1位就是說4096個字的同一位把16個4096×1位的芯片組織為矩陣的形式，從而組成4096×16的存儲器。訪問機制：由選擇線確定目標(biāo)單元。地址到選擇信號的映射，即：地址譯碼16SRAM存儲器的組成譯碼17SRAM存儲器的組成地址譯碼器——將二進制代碼表示的地址轉(zhuǎn)換為存儲單元的選擇信號，確定目標(biāo)存儲單元，驅(qū)動相應(yīng)的讀寫電路。輸入：CPU地址寄存器產(chǎn)生的存儲單元地址編碼輸出：目標(biāo)存儲單元選擇信號可以分為單譯碼和雙譯碼兩類18SRAM存儲器的組成地址譯碼器—單譯碼僅含一個地址譯碼器譯碼器的輸出叫字選線字選線選擇某個字的所有位（一組存儲單元）

n位地址線，經(jīng)過一維譯碼后，有2n根選擇線。

例如：地址輸入線n＝4經(jīng)地址譯碼器譯碼，可譯出24＝16個狀態(tài)，分別對應(yīng)16個字地址。

19SRAM存儲器的組成地址譯碼器—單譯碼問題：移碼所需資源（譯碼器和選擇線）增長迅速如圖：3-8譯碼到4-16譯碼，譯碼設(shè)備增加一倍僅適用于小容量存儲器思考：8+8=16，8X8呢？矩陣形式是否更有效？20SRAM存儲器的組成地址譯碼器—雙譯碼包含兩個地址譯碼器（X/Y）

n位地址線，經(jīng)過二維譯碼后，有2×2n/2根選擇線可選擇2n/2×2n/2=2n個存儲字例如：n=12，雙譯碼輸出狀態(tài)為212=4096個，而譯碼線僅只有2×26=128根。

多個存儲矩陣可以按照同一地址實現(xiàn)存取，形成寬度為n的字存取機制21SRAM存儲器的組成片選與讀/寫控制電路—用作多個存儲器芯片的使能信號，以及讀或?qū)懖僮鞯倪x擇信號。I/O電路—在數(shù)據(jù)總線和被選用的單元之間，用以控制被選中的單元讀出或?qū)懭?，并具有放大信息的作用。?qū)動器—驅(qū)動掛在各條X方向選擇線上的所有存儲元電路。輸出驅(qū)動電路—為了擴展存儲器的容量，將幾個芯片的數(shù)據(jù)線并聯(lián)使用；另外存儲器的讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)都放在雙向的數(shù)據(jù)總線上。這就用到三態(tài)輸出緩沖器。22SRAM存儲器芯片實例2114：SRAM芯片，容量為1K4位。讀操作片選（/cs）有效，寫（/we）無效，數(shù)據(jù)輸出三態(tài)門打開，數(shù)據(jù)輸出到外部數(shù)據(jù)總線。寫操作片選（/cs）有效，寫（/we）有效，數(shù)據(jù)輸入通路打開，數(shù)據(jù)輸入信號控制指定存儲單元的位線。非工作狀態(tài)片選（/cs）無效，數(shù)據(jù)輸出端呈高阻抗，與數(shù)據(jù)總線隔離。2114地址線10根數(shù)據(jù)線4根A9～A0D3～D0CSWE片選線寫使能23SRAM存儲器芯片實例內(nèi)部結(jié)構(gòu)分為4個位平面，每個位平面有1024個物理存儲單元，構(gòu)成一個64行16列的矩陣。6-64行譯碼可以選擇四個平面的同一行，4-16列譯碼選擇四個平面的同一列24SRAM存儲器芯片實例讀周期時序：使能地址—>使能片選/讀—>讀出—>撤銷片選/讀讀周期TRC：兩次讀出的最小間隔TCO：從片選有效到輸出數(shù)據(jù)穩(wěn)定所需時間25SRAM存儲器芯片實例寫周期時序：使能地址/數(shù)據(jù)—>使能片選/寫—>寫入—>撤銷片選/寫寫周期TWC：兩次寫入的最小間隔TW：寫時間，片選與寫同時有效的時間26同步/異步讀27同步/異步寫28(1)利用電容上存儲電荷狀態(tài)的不同來記錄信息。定義為：電容充電至高電平，為1；電容放電至低電平，為0。(2)讀寫操作即為電容的充放電過程(3)不用雙穩(wěn)態(tài)電路，可以簡化結(jié)構(gòu)，完成充電后可將MOS管斷開，既可降低芯片的功耗，也使芯片的集成度得到提高。ZWTCSCD單管MOS動態(tài)存儲單元速度慢、集成度高、功耗小29（1）寫入

若寫入0，字線為高電平，位線為低電平，CS通過T放電；反之寫入1。（2）讀出

對位線預(yù)先充電（CD)至高電平，斷開充電回路。字線加高電平。若CS充有電荷，則CS放電，使位線電位上升，放大信號可得出CS為“1”。若CS上原來無電荷，則CD向CS充電，位線電位下降，得出CS為”0”ZWTCSCD單管MOS動態(tài)存儲單元利用MOS電容存儲電荷保存數(shù)據(jù)30讀出

對位線預(yù)先充電（CD)至高電平，斷開充電回路。字線加高電平。若CS充有電荷，則CS放電，使位線電位上升，放大信號可得出CS為“1”。若CS上原來無電荷，則CD向CS充電，位線電位下降，得出CS為”0”ZWTCSCD單管MOS動態(tài)存儲單元破壞性讀，需要重寫（再生）31暫存信息：字線Z為低電平，T截止。但是此時仍然有電流泄露問題，電容電荷僅可以保持?jǐn)?shù)毫秒ZWTCSCD單管MOS動態(tài)存儲單元暫存信息（Z為低電平）時需要不斷刷新，即：讀出并重寫故而稱之為動態(tài)存儲器，即DRAM32DRAM存儲器結(jié)構(gòu)存儲矩陣地址總線I/O緩沖器數(shù)據(jù)總線讀寫控制/動態(tài)刷新電路RAS#地址鎖存器CAS#WE#行列地址選擇：克服大容量存儲器帶來的地址線激增問題33DRAM存儲器芯片實例2164：DRAM芯片，64K1位引腳介紹地址8位：兼作行地址和列地址，分時復(fù)用行選：為低電平時將地址線作為行地址，送入芯片內(nèi)的行地址鎖存器。列選：為低電平時將地址線作為列地址，送入芯片內(nèi)地列地址鎖存器。34DRAM存儲器芯片實例內(nèi)部結(jié)構(gòu)四片128X128矩陣行/列譯碼各驅(qū)動256根選擇線行/列地址需要依次輸入且鎖存35DRAM存儲器芯片實例讀周期時序：使能地址—>使能RAS—>使能讀—>使能地址—>使能CAS—>撤銷RAS/CAS/讀TRC：讀周期，兩次發(fā)送行選信號之間的時間間隔TRAC/CAS：從發(fā)送行/列選信號到數(shù)據(jù)有效的時間間隔36DRAM存儲器芯片實例寫周期時序：使能地址—>使能RAS—>使能寫—>使能地址/數(shù)據(jù)—>使能CAS—>撤銷RAS/CAS/寫寫周期與讀周期相同，成為存取周期或讀/寫周期3738DRAM存儲器的刷新逐行刷新：設(shè)置一個刷新地址計數(shù)器，提供刷新地址，每刷新一行后，刷新地址計數(shù)器加1，每個計數(shù)循環(huán)對芯片各行刷新一遍。刷新周期：把全部存儲單元都刷新一遍所允許的最大時間間隔稱為最大刷新周期，按目前的工藝，這一指標(biāo)約為2ms。問題：如何安排刷新周期？答案：集中刷新、分散刷新、異步刷新39幾點要求：兩次刷新時間間隔不能超過允許時間2ms刷新優(yōu)先于訪存，但不能打斷訪存周期在刷新期間內(nèi)，不準(zhǔn)訪存。40集中刷新集中式刷新：在一個刷新周期內(nèi)，利用一段固定的時間依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。例如：一個存儲器有1024行，系統(tǒng)存取周期為200ns。刷新周期為2ms。這樣，在每個刷新周期內(nèi)共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。即(2ms/200ns)-1024=8976。優(yōu)點：主存利用率高，控制簡單缺點：在集中刷新狀態(tài)中不能使用存儲器，形成一段死區(qū)，如果系統(tǒng)工作方式不允許死區(qū)，則不能用這種方式。41分散刷新分散刷新：將每個存取周期分為兩部分，前半期可用于正常讀寫或保持，后半期用于刷新。即：將各個刷新周期分散地安排于各讀寫周期之后。優(yōu)點：控制簡單，主存工作沒有長的死區(qū)。缺點：主存利用率低，工作速度約降低一倍。這是因為每個存取周期中都包含一個刷新周期，所需時間約增加一倍。如果主存所用存儲芯片的讀/寫周期tRC為100ns，若采用分散刷新方式，存取周期將增至200ns。在2ms內(nèi)將刷新10000次，遠(yuǎn)超過芯片行數(shù)，浪費很多。因此分散刷新方式只能用于低速系統(tǒng)中。42異步刷新異步刷新：按芯片行數(shù)決定所需的刷新周期數(shù)，并分散安排在2ms的最大刷新周期之中。

例如芯片最大行數(shù)為128，可每隔15.6μs提出一次刷新請求，響應(yīng)后就安排一個刷新周期。提出刷新請求時有可能CPU訪存尚未結(jié)束，則稍事等待至主存有空時，再安排刷新周期進行刷新，所以稱為異步刷新方式。優(yōu)點：對主存利用率和工作速度影響最小，而且沒有死區(qū)。雖然控制上復(fù)雜一些，但可利用系統(tǒng)已有的DMA功能去實現(xiàn)。因此大多數(shù)計算機系統(tǒng)采用異步刷新方式。另外：還可采取不定時刷新，在主機不訪存的時間內(nèi)刷新，取消了死區(qū)，但控制極其復(fù)雜。43三種方式實例比較存儲單元1024個，排成32×32陣，存取周期500ns，刷新按行進行，每刷新一行用一個存取周期500ns，共刷新32行即32個存取周期。

集中式

2ms/500ns=4000個周期4000-32=3968個，R/W32個，刷新44

分散式按上例：存取周期500ns，刷新一行500ns，系統(tǒng)周期：1μs存儲單元1024個，排成32×32陣，存取周期500ns，刷新按行進行，每刷新一行用一個存取周期500ns，共刷新32行即32個存取周期。刷新間隔為32μs周期0周期1周期3145存儲單元1024個，排成32×32陣，存取周期500ns，刷新按行進行，每刷新一行用一個存取周期500ns，共刷新32行即32個存取周期。異步式在2ms的時間內(nèi)，把存儲單元分散的刷新一遍。32×32陣，2ms/32=62.5μs（每行刷新的平均間隔）62μs0.5μs刷新間隔（2ms）62.5μs46注意刷新對CPU是透明的，原來存在的事物或?qū)傩裕瑥哪硞€角度看好像不存在了。刷新按行進行，不需列地址刷新和讀出操作即相似又不同讀出對電容充電，刷新也充電，但僅補充電荷，無信息輸出47隨機讀寫存儲器(RAM)靜