門電路與組合邏輯電路

13.1分立元件門電路13.3

CMOS門電路13.2

TTL門電路第

13

章門電路和組合邏輯電路13.4組合邏輯電路的分析13.5加法器13.6編碼器13.7譯碼器和數(shù)字顯示13.8半導(dǎo)體存儲器和可編程邏輯器件13.9應(yīng)用舉例一類稱為模擬信號，它是指時間上和數(shù)值上的變化都是連續(xù)平滑的信號，如圖(a)中的正弦信號，處理模擬信號的電路叫做模擬電路。電子電路中的信號分為兩大類：一類稱為數(shù)字信號，它是指時間上和數(shù)值上的變化都是不連續(xù)的，如圖(b)中的信號，處理數(shù)字信號的電路稱為數(shù)字電路。(b)(a)13.1.1門電路的基本概念13.1分立元件門電路門電路：實現(xiàn)各種邏輯關(guān)系的電路分析邏輯電路時只用兩種相反的工作狀態(tài)，并用1或0表示。如開關(guān)接通用1表示，開關(guān)斷開用0表示。燈亮可用1表示，燈滅可用0表示。正邏輯系統(tǒng)：高電位用1表示，低電位用0表示。負(fù)邏輯系統(tǒng)：高電位用0表示，低電位用1表示。13.1.2二極管與門電路

+12VABCDADBDC設(shè)：uA=0，

uB=uC=3V

則

DA導(dǎo)通，

DB、DC截止。uY=0.3VuY=0.3

VYRY=0uA，uB，uC中任意一個或兩個為0，

Y=0設(shè)：3V為高電位1，0.3V為低電位0，二極管管壓降為0.3V。

+12VABCDADBDC設(shè)：uA=uB=uC=0DA、DB、DC都導(dǎo)通Y=0uY

=0.3VYuY=0.3VRuY=3.3V設(shè)：uA=uB=uC=3V

uY=3.3V，

Y=1DA、DB、DC都導(dǎo)通

+12VABCDADBDCYR由以上分析可知：只有當(dāng)A、B、C全為高電平時，輸出端才為高電平。正好符合與門的邏輯關(guān)系。與邏輯關(guān)系式：Y=ABCABCY&

+12VABCDADBDCYR與門邏輯狀態(tài)表與邏輯關(guān)系式：Y=ABCABCY&ABCY00000000000111100001111010101011設(shè)：uA=3V，uB=uC=0V

則

DA導(dǎo)通。

uY=3–0.3=2.7V

DB、DC截止，

Y=1DA

–12VYABCDBDCuY=2.7VRuA，

uB，

uC中任意一個或兩個為1，

Y=113.1.3二極管或門電路DA

–12VYABCDBDC設(shè)：uA=uB=uC=3VDA、DB、DC都導(dǎo)通uY=2.7VuY=2.7V，Y=1RuY=–0.3V設(shè)：uA=uB=uC=0VDA、DB、DC都導(dǎo)通uY=–0.3V，

Y=0DA

–12VYABCDBDCR或邏輯關(guān)系式：Y=A+B+C由以上分析可知：只有當(dāng)A、B、C全為低電平時，輸出端才為低電平。正好符合或門的邏輯關(guān)系。DA

–12VYABCDBDCRABCY≥1或邏輯關(guān)系式：Y=A+B+CABCY>1或門邏輯狀態(tài)表ABCY00010111110111100001111010101011設(shè)：uA=3V，T

飽和導(dǎo)通。?+UCCRCT–UBBRBRkAYuY=0.3VuY=0.3V，Y=0。13.1.4晶體管非門電路

設(shè)：

uA=0V，T截止A1Y?RCTRBRkAYuY=UCC?uY=UCC，Y=1由以上分析可知：當(dāng)A為低電平時，輸出端為高電平。當(dāng)A為高電平時，輸出端為低電平。正好符合非門的邏輯關(guān)系。+UCC–UBB非門邏輯狀態(tài)表AY0011返回+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5VA

B

CR1C1B113.2.1TTL與非門電路多發(fā)射極晶體管13.2

TTL門電路+5VABCT1R1R2T2T3T4T5R3R5R4Y

設(shè):

uA=0.3VuB=uC=3.6V，則

UB1=0.3+0.7=1VRLuY=5–ube3–ube4–uR2拉電流UB1=1VuY=3.6V?T2、T5截止，T3、

T4導(dǎo)通，小=5–0.7–0.7=3.6VY=1+5VA

B

CR1C1B11.輸入不全為1+5VABCT1R1R2T2T3T4T5R3R5R4Y設(shè)

uA=uB=uC=3.6V，輸入端全部是高電平，UB1升高，足以使T2、T5導(dǎo)通，uo=0.3V,Y=0。且UB1=2.1V，T1發(fā)射結(jié)全部反偏。UC2=UCE2+UBE5=0.3+0.7=1V，使T3導(dǎo)通，T4截止。灌電流T1R1+UccUB1=2.1VUC2=1VuY=0.3V+5VA

B

CR1C1B12.輸入全為1由以上分析可知：當(dāng)輸入端A、B、C均為高電平時，輸出端Y為低電平。當(dāng)輸入端A、B、C中只要有一個為低電平，輸出端Y就為高電平，正好符合與非門的邏輯關(guān)系。ABCY&與非門的邏輯功能：全1出0，有0出1。

TTL與非門組件就是將若干個與非門電路，經(jīng)過集成電路工藝制作在同一芯片上。&+UC141312111098

1234567地74LS00&&&74LS00組件含有兩個輸入端的與非門四個。+5VABT1R1R2T2T3T4T5R3R5R4YDEUB1=1VE=0時，UB1=1V，T2、T5

截止；二極管D導(dǎo)通，使UB3=1V。T3、T4截止，輸出端開路(高阻狀態(tài))。E=1時，二極管D截止，Y=AB，同TTL與非門。UB3=1V13.2.2三態(tài)輸出與非門電路ABY&E三態(tài)門邏輯符號E為控制端且高電平有效，即E=1時，同TTL與非門，Y=AB；E=0時，輸出端為高阻狀態(tài)。AB&E用三態(tài)門接成總線結(jié)構(gòu)AB&EAB&EAB&E返回AYT2+UDDT1當(dāng)A為高電平時，T1導(dǎo)通、T2截止，輸出Y為低電平。當(dāng)A為低電平時，T2導(dǎo)通、T1截止，輸出Y為高電平。13.3

CMOS門電路13.3.1CMOS非門電路N溝道P溝道GGDSSABT4T3T1T2+UDDYT4

與T3并聯(lián)，T1

與T2串聯(lián)；

當(dāng)AB都是高電平時,T1

與T2同時導(dǎo)通，T4與T3同時截止；輸出Y為低電平。

當(dāng)AB中有一個是低電平時，T1

與T2中有一個截止，T4

與T3中有一個導(dǎo)通，輸出Y為高電平。13.3.2CMOS與非門電路

當(dāng)AB中有一個是高電平時，T1

與T2中有一個導(dǎo)通，T4

與T3中有一個截止，輸出Y為低電平。

當(dāng)AB都是低電平時，T1

與T2同時截止，T4與T3同時導(dǎo)通；輸出Y為高電平。BT4T3T1T2AY13.3.3CMOS或非門電路返回13.4組合邏輯電路的分析13.4.1邏輯代數(shù)邏輯代數(shù)：按一定邏輯規(guī)律進行運算的代數(shù)。邏輯代數(shù)不代表數(shù)，而是代表兩種相互對立的狀態(tài)。邏輯代數(shù)中的變量稱為邏輯變量。它只能取“0”或“1”。1.邏輯代數(shù)運算法則基本運算法則：交換率：結(jié)合率：分配率：證明：吸收率：證：證：反演率：2.邏輯函數(shù)的表示方法(1)邏輯狀態(tài)表ABCY00000100000111100001111010101011(2)邏輯式(1)常采用與—或表達式的形式；(2)在狀態(tài)表中選出使函數(shù)值為1的變量組合；(3)

變量值為1的寫成原變量，為0的寫成反變量，得到其值為1的乘積項組合。(4)將這些乘積項加起來(邏輯或)得到“與—或”邏輯函數(shù)式。(3)邏輯圖由邏輯式得到邏輯圖ABC&>111Y&3.邏輯函數(shù)的化簡[例1]應(yīng)用邏輯代數(shù)運算法則化簡下列邏輯式：[解]已知組合邏輯電路圖，確定它們的邏輯功能。(2)對邏輯函數(shù)表達式化簡或變換；組合邏輯電路：邏輯電路在某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號所決定。分析步驟：(1)根據(jù)邏輯圖，寫出邏輯函數(shù)表達式；(4)由狀態(tài)表確定邏輯電路的功能。(3)根據(jù)最簡表達式列出狀態(tài)表；13.4.2組合邏輯電路的分析[例2]分析下圖邏輯電路的功能。狀態(tài)表ABY000011101110功能：當(dāng)A、B取值不相同時，輸出為1。是異或門。AB=1YY&&&AB&異或門符號返回13.5.1半加器

只求本位和，不考慮低位的進位。實現(xiàn)半加操作的電路叫做半加器。COSCABC=AB半加器邏輯圖半加器邏輯符號A、B為兩個加數(shù)；C為向高位的進位；S為半加和。13.5加法器狀態(tài)表ABC0000101011S010110=1&ABSC被加數(shù)、加數(shù)以及低位的進位三者相加稱為“全加”，實現(xiàn)全加操作的電路叫做全加器。Ci-1：來自低位的進位Ci：向高位的進位13.5.2全加器COCiAiBiCISiCi-1半加器半加器AiBiCi-1CiSiSAiBiSCi-1>1AiBiCi-1Si00000001101110001111010010111011狀態(tài)表Ci01111000全加器邏輯符號

[例1]用兩個全加器組成一個邏輯電路以實現(xiàn)兩個二位二進制數(shù)的加法運算。COA0B0CIS0COC1A1B1CIS101101101返回13.6.1二—十進制編碼器編碼：用數(shù)字或符號來表示某一對象或信號的過程稱為編碼。在數(shù)字電路中，一般用的是二進制編碼，n位二進制代碼可以表示2n個信號將十進制的十個數(shù)0，1，2，···，9編成二進制代碼的電路稱二—十進制編碼器，這種二—十進制代碼稱BCD碼。13.6編碼器1.二進制代碼的位數(shù)十個數(shù)碼，取n等于4。2.列編碼表四位二進制代碼共有十六種狀態(tài)，取任何十種狀態(tài)都可以表示0~9十個數(shù)。8421編碼是在四位二進制代碼的十六種狀態(tài)中，取出前十種狀態(tài)，表示0~9十個數(shù)，后六個狀態(tài)去掉。8421編碼表00000100012001030011401005010160110701118100091001輸入十進制數(shù)輸出Y3Y2Y1Y0（I0）（I1）（I2）（I3）（I4）（I5）（I6）（I7）（I8）（I9）3.由編碼表寫出邏輯式00000100012001030011401005010160110701118100091001輸入十進制數(shù)輸出Y3Y2Y1Y0（I0）（I1）（I2）（I3）（I4）（I5）（I6）（I7）（I8）（I9）編碼器&&&&???????????????+5V1k10Y30123456789

01114.由邏輯式畫出邏輯圖Y2Y1Y0S0S1S2S3S4S5S6S7S8S913.6.2優(yōu)先編碼器根據(jù)請求信號的優(yōu)先級別，按次序進行編碼。如CT74LS147型10/4線優(yōu)先編碼器。13.7譯碼器和數(shù)字顯示

譯碼是編碼的反過程，將二進制代碼按編碼時的原意翻譯成對應(yīng)的信號或十進制數(shù)碼(輸出)。13.7.1二進制譯碼器例如：2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等?，F(xiàn)以3線—8線譯碼器74LS138為例說明。返回輸入三位二進制代碼：ABC，輸出八個信號低電平有效：現(xiàn)以3—8線譯碼器74LS138為例說明。其余輸出為1，·

·

·ABC=000時，1.譯碼器的狀態(tài)表輸入輸出ABC00000101001110011010111101111111101111111101111111101111111101111111101111111101111111102.譯碼器邏輯式…1C

AAB

11B

C

&&......&當(dāng)S1=1、S2=S3=0時，才正常譯碼。1S1S2S3>13.譯碼器邏輯圖3.譯碼器邏輯圖都輸出高電平。譯碼器才正常譯碼；否則不論ABC為何值，S3S2S1為三個使能輸入端，只有當(dāng)它們分別為0、0、1，13.7.2二—十進制顯示譯碼器1.半導(dǎo)體數(shù)碼管1.半導(dǎo)體數(shù)碼管abfgecd?fg

abedc?+abcdefg?abcdefg+++++?將十進制數(shù)碼管分成七個字段，每段為一個發(fā)光二極管。共陰極接法共陽極接法2.七段顯示譯碼器七段顯示譯碼器的功能是把8421二—十進制代碼譯成對應(yīng)于數(shù)碼管的七個字段信號，驅(qū)動數(shù)碼管顯示出相應(yīng)的十進制數(shù)碼。74LS247譯碼器接共陽極數(shù)碼管。它有四個輸入端A0，A1，A2，A3和七個輸出端。三個輸入控制端：BI：滅燈輸入端，當(dāng)它等于零時，數(shù)碼管各段均熄滅。LT：試燈輸入端，當(dāng)BI=0，LT=0時，數(shù)碼管顯示8。RBI：滅零輸入端，當(dāng)BI=1，LT=1，RBI=0，只有當(dāng)A3A0均為零，數(shù)碼管各段均熄滅。用來消除無效0。74LS247七段字形顯示譯碼器的狀態(tài)表A3A2A1A0顯示字形0000000000100011

00

1111…..10000000000100