2023年電子類(lèi)公司筆試題精選

電子類(lèi)公司筆試題精選一、模擬電路1基爾霍夫定理的內(nèi)容是什么?（仕蘭微電子）基爾霍夫電流定律是一個(gè)電荷守恒定律，即在一個(gè)電路中流入一個(gè)節(jié)點(diǎn)的電荷與流出同一個(gè)節(jié)點(diǎn)的電荷相等.基爾霍夫電壓定律是一個(gè)能量守恒定律,即在一個(gè)回路中回路電壓之和為零.2、平板電容公式（Ｃ=εS/4πｋｄ)。（未知）3、最基本的如三極管曲線特性。(未知)4、描述反饋電路的概念，列舉他們的應(yīng)用。(仕蘭微電子）5、負(fù)反饋種類(lèi)（電壓并聯(lián)反饋,電流串聯(lián)反饋,電壓串聯(lián)反饋和電流并聯(lián)反饋)；諾頓定理、戴維南定理、基爾霍夫定理、疊加定理諾頓定理諾頓定理:一個(gè)含獨(dú)立ＨYPEＲLINK＂"＼t＂_bｌａnｋ"電源、線性電阻和受控源的二端電路N，對(duì)兩個(gè)端子來(lái)說(shuō)都可等效為一個(gè)抱負(fù)電流源并聯(lián)內(nèi)阻的模型。其抱負(fù)電流源的數(shù)值為有源二端電路N的兩個(gè)端子短路時(shí)其上的電流,并聯(lián)的內(nèi)阻等于Ｎ內(nèi)部所有獨(dú)立源為零時(shí)電路兩端子間的等效電阻。也可以描述為:并聯(lián)電阻等于二端網(wǎng)絡(luò)中所有電源為0時(shí)的等效電阻;電流等于有源二端網(wǎng)絡(luò)短路時(shí)的電流.它是戴維南定理的轉(zhuǎn)換形式。戴維南定律定義：又叫做等效電壓源定理。任何一個(gè)線性含源二端網(wǎng)絡(luò)就其外部性能來(lái)說(shuō)，可以用一個(gè)電壓源等值代替,電壓源的電壓等于原含源二端網(wǎng)絡(luò)的開(kāi)路電壓,電壓源的內(nèi)阻等于原含源二端網(wǎng)絡(luò)變?yōu)闊o(wú)源二端網(wǎng)絡(luò)的入端電阻。通俗的說(shuō)：一個(gè)有電壓源、電流源(僅討論不涉及受控源的情形)及電阻構(gòu)成的二端網(wǎng)絡(luò)，可以用一個(gè)電壓源UOC和一個(gè)電阻Ｒ0的串聯(lián)等效電路來(lái)等效。ＵＯＣ等于該二端網(wǎng)絡(luò)開(kāi)路時(shí)的開(kāi)路電壓；Ｒ0稱(chēng)為戴維南等效電阻，其值是從二端網(wǎng)絡(luò)的端口看進(jìn)去,該網(wǎng)絡(luò)中任何一個(gè)線性含源二端網(wǎng)絡(luò)，對(duì)外部而言，總可以等效為一個(gè)電壓源和電阻串聯(lián)的電路模型;該電壓源的電壓等于網(wǎng)絡(luò)的開(kāi)路電壓，電阻等于網(wǎng)絡(luò)內(nèi)部所有獨(dú)立電源都不作用時(shí)的入端等效電阻。具體操作:關(guān)鍵在于對(duì)的求出二端網(wǎng)絡(luò)的開(kāi)路電壓和入端電阻。所謂開(kāi)路電壓是指外電路（負(fù)載)斷開(kāi)后,兩端紐間的電壓；入端電阻指將含源二端網(wǎng)絡(luò)變?yōu)闊o(wú)源二端網(wǎng)絡(luò)后（電壓源開(kāi)路，電流源短路)的入端電阻。原理及注意事項(xiàng)：

1。只合用于線性網(wǎng)絡(luò)，不合用于非線性網(wǎng)絡(luò).2。只需求解電路中一條支路(或某部分電路),用該法較方便。應(yīng)用戴維南定理必須注意:①戴維南定理只對(duì)外電路等效,對(duì)內(nèi)電路不等效。也就是說(shuō)，不可應(yīng)用該定理求出等效電源電動(dòng)勢(shì)和內(nèi)阻之后，又返回來(lái)求原電路(即有源二端網(wǎng)絡(luò)內(nèi)部電路)的電流和功率。②應(yīng)用戴維南定理進(jìn)行分析和計(jì)算時(shí),假如待求支路后的有源二端網(wǎng)絡(luò)仍為復(fù)雜電路,可再次運(yùn)用戴維南定理，直至成為簡(jiǎn)樸電路。③戴維南定理只合用于線性的有源二端網(wǎng)絡(luò)。假如有源二端網(wǎng)絡(luò)中具有非線性元件時(shí),則不能應(yīng)用戴維南定理求解基爾霍夫定理（１)概述基爾霍夫定理涉及兩部分，即節(jié)點(diǎn)電流方程和回路電壓方程。節(jié)點(diǎn)電流方程在電流穩(wěn)恒的條件下，流向節(jié)點(diǎn)的各電流的和等于流出節(jié)點(diǎn)的各電流的和。也就是說(shuō)通過(guò)節(jié)點(diǎn)處的各電流的代數(shù)和等于零，即∑I=O?；芈冯妷悍匠蹋涸谌我婚]合電路中，電動(dòng)勢(shì)的代數(shù)和必然等于各段電阻上的電壓降的總和，所以在電路中從任一點(diǎn)出發(fā),順沿任一個(gè)回路繞行一圈，其電勢(shì)變化的代數(shù)和等于零，即∑E-∑IR=0(2）說(shuō)明①在應(yīng)用節(jié)點(diǎn)電流方程時(shí),通常規(guī)定流進(jìn)節(jié)點(diǎn)的電流為正,流出節(jié)點(diǎn)的電流為負(fù)。②節(jié)點(diǎn)電流方程不僅對(duì)節(jié)點(diǎn)合用,還可把它推廣到任意假定的封閉面，可以把幾個(gè)元件放八一個(gè)假想的封閉面中,也可以把一部分電路劃入。這時(shí)流進(jìn)封閉面的電流和流出的電流相等。③在應(yīng)用回路電壓方程時(shí)，必須先選定沿回路繞行的方向,以便定出電阻上電壓降或電源的電動(dòng)勢(shì)的正負(fù)。當(dāng)繞行方向和流過(guò)電阻的電流方向一致時(shí)，電流應(yīng)取正值,即減去正的IR反之，取負(fù)值；當(dāng)繞行方向從電源負(fù)極到正極時(shí)，電動(dòng)勢(shì)應(yīng)取正值,反之，取負(fù)值。疊加定理在線性電路中，任一支路的電流（或電壓）可以當(dāng)作是電路中每一個(gè)獨(dú)立電源單獨(dú)作用于電路時(shí),在該支路產(chǎn)生的電流(或電壓)的代數(shù)和。線性的正弦穩(wěn)態(tài)電路也滿足疊加定理。使用疊加定理時(shí)要注意以下幾點(diǎn):1、疊加定理合用于線性電路，不合用于非線性電路;2、疊加的各分電路中，不作用的電源置零。電路中的所有線性元件(涉及電阻、電感和電容)都不予更動(dòng)，受控源則保存在各分電路中；3、疊加時(shí)各分電路的電壓和電流的參考方向可以取與原電路中的相同。取和時(shí)，應(yīng)當(dāng)注意各分量前的“+”“-”號(hào);4、原電路的功率不等于按各分電路計(jì)算所得功率的疊加。由于功率與電壓或電流是平方關(guān)系,而不是線性關(guān)系.5、電壓源不作用時(shí)短路,電流源不作用時(shí)斷路。推論：齊性定理:在線性電路中，當(dāng)所有的激勵(lì)都同時(shí)增大或縮小K倍(Ｋ為常數(shù)）時(shí)，響應(yīng)也將同樣增大或縮?。吮?。(減少放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶,自動(dòng)調(diào)節(jié)作用)(未知）６、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法?仕蘭微電子)7、頻率響應(yīng),如：怎么才算是穩(wěn)定的,如何改變頻響曲線的幾個(gè)方法。（未知）8、給出一個(gè)查分運(yùn)放,如何相位補(bǔ)償，并畫(huà)補(bǔ)償后的波特圖。（凹凸)９、基本放大電路種類(lèi)（電壓放大器,電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺陷，特別是廣泛采用差分結(jié)構(gòu)的因素。（未知)10、給出一差分電路,告訴其輸出電壓Y和Ｙ-,求共模分量和差模分量。(未知）11、畫(huà)差放的兩個(gè)輸入管。（凹凸)１2、畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路。（仕蘭微電子）13、用運(yùn)算放大器組成一個(gè)１0倍的放大器。(未知)14、給出一個(gè)簡(jiǎn)樸電路,讓你分析輸出電壓的特性(就是個(gè)積分電路），并求輸出端某點(diǎn)的rｉse/ｆall時(shí)間。(Iｎfiｎeon筆試試題)１５、電阻Ｒ和電容C串聯(lián),輸入電壓為Ｒ和Ｃ之間的電壓,輸出電壓分別為C上電壓和R上電壓，規(guī)定制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器,何為低通濾波器。當(dāng)ＲC<q,尚有ｃlｏｃk的deｌay,寫(xiě)出決定最大時(shí)鐘的因素,同時(shí)給出表達(dá)式。（威盛ＶIA20２３.１1.０6上海筆試試題)18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺陷。(威盛VＩＡ202３.11.0６上海筆試試題)１9、一個(gè)四級(jí)的Ｍｕx,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善tｉｍｉng。(威盛ＶIA2023.11．０６上海筆試試題）2０、給出一個(gè)門(mén)級(jí)的圖,又給了各個(gè)門(mén)的傳輸延時(shí),問(wèn)關(guān)鍵途徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵途徑。(未知)21、邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn),時(shí)序（同步異步差異)，觸發(fā)器有幾種(區(qū)別,優(yōu)點(diǎn))，全加器等等。（未知)22、卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛VIＡ202３.１1.06上海筆試試題）23、化簡(jiǎn)Ｆ(Ａ,B，C,D)＝m（1,3,4,5,１０,11,12,１３,14，15）的和。（威盛)24、ｐleaseshoｗｔｈｅＣMOＳinvｅrtｅrｓchmａt(yī)ic,ｌayｏutanditｓcｒosｓsectionwithＰ－wｅllproｃess.Plotitsｔransfｅｒcurｖe(Ｖout-Ｖiｎ）AndalsoeｘｐlaｉnthｅoperatioｎｒegionofPMOＳandＮMOSforeachsegmentoftheｔrａnsｆｅｒｃuｒve?（威盛筆試題circuitdｅsigｎ-beijing-03.11.0９)25、TｏｄesigｎaCMOSiｎｖertｏｒwitｈbalanｃeriseanｄｆaｌltime，pｌeasｅdefinetherａt(yī)ionofchannｅlwｉdthofPMOＳａndNMOＳａndexpｌａiｎ?２６、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比Ｎ管的寬長(zhǎng)比大?(仕蘭微電子)2７、用mｏs管搭出一個(gè)二輸入與非門(mén)。（揚(yáng)智電子筆試)28、ｐleaｓeｄｒaｗｔhetｒａｎｓistoｒlevelｓcｈematiｃofacｍos2inputANDgaｔeandeｘpｌａiｎｗhichinpuｔhasfａsterrｅsponseforoｕtputrisingedgｅ.(lｅｓｓdｅlayｔime)。（威盛筆試題cirｃuitｄｅsign-bｅijing-03.１１.09)29、畫(huà)出ＮOT,NAND,NOR的符號(hào)，真值表,尚有ｔrａnsｉｓｔoｒlevel的電路。(Ｉnｆｉneon筆試）30、畫(huà)出ＣMＯS的圖,畫(huà)出ｔｏw-ｔｏ-onemｕxgate。(威盛VＩA2023．１1.0６上海筆試試題）31、用一個(gè)二選一muｘ和一個(gè)ｉｎｖ實(shí)現(xiàn)異或。(飛利浦－大唐筆試）３２、畫(huà)出Y=Ａ*BC的ｃmos電路圖。（科廣試題)3３、用邏輯們和ｃmos電路實(shí)現(xiàn)abcd。（飛利浦－大唐筆試）34、畫(huà)出CＭOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=Ａ*BＣ(DE)。(仕蘭微電子)35、運(yùn)用4選1實(shí)現(xiàn)Ｆ(x,y，z）=ｘzｙz’。(未知)３6、給一個(gè)表達(dá)式f=xxxｘxｘxxxｘxxxxｘxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)(事實(shí)上就是化簡(jiǎn)）。37、給出一個(gè)簡(jiǎn)樸的由多個(gè)NＯT,NAND,NOR組成的原理圖,根據(jù)輸入波形畫(huà)出各點(diǎn)波形。（Iｎfineｏn筆試)3８、為了實(shí)現(xiàn)邏輯（AXORB）ＯR(ＣANDD),請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？1）ＩNV2）ＡND3）OＲ4)NANＤ5）NOR6)XOＲ答案:NAＮＤ(未知）３9、用與非門(mén)等設(shè)計(jì)全加法器。(華為）４0、給出兩個(gè)門(mén)電路讓你分析異同。（華為）41、用簡(jiǎn)樸電路實(shí)現(xiàn),當(dāng)A為輸入時(shí)，輸出B波形為…（仕蘭微電子)42、A,Ｂ，C，Ｄ,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F（也就是假如A,B,C，Ｄ,Ｅ中1的個(gè)數(shù)比0多,那么F輸出為1，否則F為０),用與非門(mén)實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。（未知)43、用波形表達(dá)D觸發(fā)器的功能。(揚(yáng)智電子筆試）４4、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試)45、用邏輯們畫(huà)出D觸發(fā)器。（威盛VIA20２3．1１．０６上海筆試試題)４6、畫(huà)出DFF的結(jié)構(gòu)圖，用verilog實(shí)現(xiàn)之。（威盛）４7、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖。（未知)48、D觸發(fā)器和D鎖存器的區(qū)別。(新太硬件面試)49、簡(jiǎn)述ｌaｔｃｈ和filp-ｆlｏp的異同。（未知）&ｅ１]５Ｔ'v&n.ｇ*_1Ｄ＋J50、ＬATＣH和DＦF的概念和區(qū)別。（未知）５1、lａt(yī)ch與rｅgister的區(qū)別，為什么現(xiàn)在多用register.行為級(jí)描述中ｌatｃh如何產(chǎn)生的。(南山之橋)5２、用Ｄ觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為）５3、請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?(漢王筆試）54、如何用D觸發(fā)器、與或非門(mén)組成二分頻電路?(東信筆試）55、Hｏwmaｎyflｉp-flｏpcirｃuｉtsａｒeneｅdeｄtodｉvｉdeby1６?（Iｎteｌ)16分頻?56、用fｉｌp-fｌop和ｌogｉc－gaｔe設(shè)計(jì)一個(gè)1位加法器，輸入caｒryiｎ和cuｒｒent-sｔaｇe，輸出cａrryoｕt和nexｔ-ｓtａgｅ.(未知）57、用D觸發(fā)器做個(gè)４進(jìn)制的計(jì)數(shù)。（華為)58、實(shí)現(xiàn)N位ＪoｈnsｏnCｏｕnteｒ,N=5。（南山之橋）５9、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，１5進(jìn)制的呢？（仕蘭微電子)6０、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verｉｌｏg/VHDL,如設(shè)計(jì)計(jì)數(shù)器。(未知)6１、BＬＯCKINＧNOＮBＬO(píng)CKINＧ賦值的區(qū)別。(南山之橋）62、寫(xiě)異步D觸發(fā)器的ｖerilogmoｄule。（揚(yáng)智電子筆試)mｏduledfｆ８(clk,rｅsｅt,ｄ，ｑ)；inputclk；inputreset;input[７：0]d；outpuｔ[7：0]ｑ;ｒeg［7:0］q;alwayｓ@(ｐｏsedgｅclkoｒpｏｓｅdgeｒeset）if(reｓeｔ）ｑ<=0;:P,L．Ｗ/\.~）R!q<=d;＆ｃI!K，＼;６３、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Veｒilog描述?(漢王筆試)modulediｖide2(ｃｌk，ｃlk＿o,ｒeｓet)；iｎpuｔclk,rｅsｅt;outpuｔclk＿o;wｉrｅin；ｏut；aｌｗays@(ｐoseｄgeclkoｒｐosedｇerｅsｅｔ)ｉf(ｒeseｔ)oｕt<＝0；ｅlse6４、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn):a)你所知道的可編程邏輯器件有哪些?b)試用ＶHDL或VＥＲIＬO(píng)G、AＢＬE描述８位D觸發(fā)器邏輯。（漢王筆試))r'T'y)d：S：a0VPAL，PLD，CPＬD，F(xiàn)PＧA。mｏduleｄff8（cｌk，reset,ｄ,q);inｐutclｋ；7Ｂ*M"Ｄ9t"Ｑ＊jiｎputrｅsｅt;inputd;&O.A%Ｈ1k／s8Vｏutpuｔq;regｑ；alwaｙｓ@（ｐosedgeｃlkoｒposｅdgeｒｅｓeｔ)iｆ(reset)q<=0;'p8w'P＇S２ｐｅｌseｑ<=d;65、請(qǐng)用ＨDL描述四位的全加法器、5分頻電路。(仕蘭微電子)67、用VEＲILＯG或ＶＨDL寫(xiě)一段代碼，實(shí)現(xiàn)消除一個(gè)glitｃh。（未知）68、一個(gè)狀態(tài)機(jī)的題目用vｅｒｉlｏｇ實(shí)現(xiàn)(但是這個(gè)狀態(tài)機(jī)畫(huà)的實(shí)在比較差,很容易誤解的)。(威盛VＩA2023．1１.0６上海筆試試題）69、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。(仕蘭微電子）70、畫(huà)狀態(tài)機(jī),接受1,2，5分錢(qián)的賣(mài)報(bào)機(jī)，每份報(bào)紙5分錢(qián)。（揚(yáng)智電子筆試）9p-g0］/V＊Ｕ8Ｕ7vｈｉａ.ｃn7１、設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng),賣(mài)ｓoda水的,只能投進(jìn)三種硬幣，要對(duì)的的找回錢(qián)數(shù)。（1)畫(huà)出fsm(有限狀態(tài)機(jī)）；（2)用ｖerｉｌoｇ編程，語(yǔ)法要符合ｆpga設(shè)計(jì)的規(guī)定。(未知)72、設(shè)計(jì)一個(gè)自動(dòng)飲料售賣(mài)機(jī),飲料10分錢(qián)，硬幣有5分和10分兩種,并考慮找零:(1）畫(huà)出fｓm（有限狀態(tài)機(jī)）;（2）用ｖeｒｉlog編程,語(yǔ)法要符合ｆpga設(shè)計(jì)的規(guī)定;（３）設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大體過(guò)程。（未知)73、畫(huà)出可以檢測(cè)10010串的狀態(tài)圖，并ｖeriｌｏg實(shí)現(xiàn)之。(威盛）7４、用FSM實(shí)現(xiàn)1０1101的序列檢測(cè)模塊。（南山之橋)a為輸入端，b為輸出端,假如a連續(xù)輸入為1101則ｂ輸出為1,否則為０。例如a:ｂ：請(qǐng)畫(huà)出staｔemachｉnｅ;請(qǐng)用RTL描述其stａｔeｍacｈiｎe。（未知)75、用verilog/vｄdl檢測(cè)sｔreaｍ中的特定字符串(分狀態(tài)用狀態(tài)機(jī)寫(xiě))。（飛利浦－大唐筆試)76、用ｖerilog/vhｄｌ寫(xiě)一個(gè)fｉfo控制器（涉及空，滿，半滿信號(hào))。（飛利浦－大唐筆試)７7、現(xiàn)有一用戶(hù)需要一種集成電路產(chǎn)品，規(guī)定該產(chǎn)品可以實(shí)現(xiàn)如下功能:ｙ=lnx,其中,x為４位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出,規(guī)定保存兩位小數(shù)。電源電壓為3~5ｖ假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。（仕蘭微電子）７8、sraｍ,falsｈｍｅmoｒy,及dram的區(qū)別?（新太硬件面試）７9、給出單管DＲAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁(yè)圖9－14b)，問(wèn)你有什么辦法提高refreshｔime，總共有5個(gè)問(wèn)題，記不起來(lái)了。(減少溫度，增大電容存儲(chǔ)容量)(Infinｅｏn筆試)80、PｌｅasｅdｒａwschｅmatiｃofａcomｍonSRAMcelｌwｉth6trａnsiｓtoｒs，pointｏutwhｉchnodescanｓtoｒedaｔaandwhｉchｎodeiswordｌiｎecｏntrｏl?（威盛筆試題cｉrcｕitdesiｇｎ-beijing-03.11.09）81、名詞:sram,ssram,sdram名詞IRQ,ＢIＯS，USB,VHDL,SＤR|5L'^6ｏ-w.ｋhｉalｌ.IRQ:IｎterｒuptRｅQuesｔBIOＳ:BaｓicＩnputＯuｔputSystemUSＢ:UnｉｖersalSｅrｉａlBｕsVHDL:VHIＣHarｄｗaｒeDescriptionLanguagｅSDR：ＳinｇlｅDataRaｔｅ!{(]%P２o＋{壓控振蕩器的英文縮寫(xiě)(VCＯ）。動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě)(DRAＭ)。名詞解釋,無(wú)聊的外文縮寫(xiě)罷了，比如ＰＣI、ECC、ＤDR、interrupt、piｐelｉneIRＱ，BIＯＳ，ＵSB,VHDＬ，VLSIVCＯ(壓控振蕩器)RAＭ(動(dòng)態(tài)隨機(jī)存儲(chǔ)器),FＩRIIRDFT(離散傅立葉變換）或者是中文的，比如:a.量化誤差b.直方圖c.白平衡二、ＩC設(shè)計(jì)基礎(chǔ)(流程、工藝、版圖、器件）１、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的結(jié)識(shí),列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙極型、CＭOS、MCU、ＲISC、ＣＩSＣ、ＤSP、ASIC、FＰGＡ等的概念）。(仕蘭微面試題目)2、FPGＡ和ＡSＩC的概念,他們的區(qū)別。(未知)答案：ＦPGA是可編程ASIC。ASIＣ：專(zhuān)用集成電路,它是面向?qū)ｉT(mén)用途的電路，專(zhuān)門(mén)為一個(gè)用戶(hù)設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶(hù)的特定規(guī)定,能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門(mén)陣列等其它ASIC(AppｌｉcaｔｉｏnSpｅcificIC)相比,它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制導(dǎo)致本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢查等優(yōu)點(diǎn)３、什么叫做OTP片、掩膜片,兩者的區(qū)別何在？(仕蘭微面試題目）４、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?(仕蘭微面試題目)5、描述你對(duì)集成電路設(shè)計(jì)流程的結(jié)識(shí)。（仕蘭微面試題目)６、簡(jiǎn)述FPＧＡ等可編程邏輯器件設(shè)計(jì)流程。(仕蘭微面試題目）7、IC設(shè)計(jì)前端到后端的流程和eｄa工具。（未知）8、從RTLｓyｎtｈesis到tａpeｏut之間的設(shè)計(jì)flow,并列出其中各步使用的tｏoｌ.(未知）9、Asic的deｓignflow。（威盛VIA202３．11．０6上海筆試試題）１0、寫(xiě)出asｉc前期設(shè)計(jì)的流程和相應(yīng)的工具。（威盛）1１、集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。（揚(yáng)智電子筆試）先介紹下IC開(kāi)發(fā)流程：1.)代碼輸入(designinｐut）用vhdl或者是vｅrilog語(yǔ)言來(lái)完畢器件的功能描述,生成ｈdｌ代碼BBS語(yǔ)言輸入工具：SUMMＩTVISUAＬHDLｈ5k'?4]%Ｚ6s１mＭENＴＯRRENIＯＲ圖形輸入:compｏser(cadencｅ);viewlｏgic（viewdrａw)2.）電路仿真(ｃircuiｔsimｕｌaｔioｎ)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否對(duì)的數(shù)字電路仿真工具：BBSVeｒoｌog：ＣＡＤEＮCEVerolｉg-ＸLMENTORＭｏdｌｅ-ｓｉmＶHDL：CADENCＥNC-vｈdl4MＥNＴO(shè)RMoｄle-sim2A．模擬電路仿真工具:**＊ANTIHSｐｉｃepｓpice，speｃtremｉcromicrowaｖe:eｅsofｔ：hp3.）邏輯綜合(sｙntheｓistoｏｌｓ)邏輯綜合工具可以將設(shè)計(jì)思想vｈd代碼轉(zhuǎn)化成相應(yīng)一定工藝手段的門(mén)級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門(mén)沿（gatesdeｌaｙ)反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。12、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程？（仕蘭微面試題目）13、是否接觸過(guò)自動(dòng)布局布線？請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素?（仕蘭微面試題目)１4、描述你對(duì)集成電路工藝的結(jié)識(shí)。（仕蘭微面試題目）15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.1８指的是什么?(仕蘭微面試題目)16、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。(仕蘭微面試題目）17、半導(dǎo)體工藝中,摻雜有哪幾種方式？(仕蘭微面試題目）18、描述ＣMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果？（仕蘭微面試題目）19、解釋latｃh-up現(xiàn)象和Anｔeｎnaefｆect和其防止措施.（未知)20、什么叫Latchｕp?（科廣試題）２1、什么叫窄溝效應(yīng)？(科廣試題）22、什么是NMＯS、PＭＯS、CMＯＳ?什么是增強(qiáng)型、耗盡型？什么是PＮＰ、NPN?他們有什么差別?（仕蘭微面試題目)23、硅柵COＭS工藝中N阱中做的是Ｐ管還是Ｎ管,N阱的阱電位的連接有什么規(guī)定？（仕蘭微面試題目)２4、畫(huà)出CMOＳ晶體管的CＲＯSS－ＯVＥＲ圖(應(yīng)當(dāng)是縱剖面圖),給出所有也許的傳輸特性和轉(zhuǎn)移特性。（Ｉｎfinｅon筆試試題)25、以ｉntervｅr為例,寫(xiě)出N阱ＣMOS的pｒｏcesｓ流程,并畫(huà)出剖面圖。（科廣試題）26、Ｐｌeａsｅｅxplａinｈoｗwｅｄescｒｉbetheresistａｎｃeinｓemiｃonｄuctｏｒ．Coｍｐaretherｅsisｔanceofamｅtaｌ,polyanｄdｉｆfusionintrandiｔｉｏnalCMOSprｏcｅss．(威盛筆試題ciｒcuｉtｄesｉｇn-ｂeijｉng-０3．1１．０9)2７、說(shuō)明mos一半工作在什么區(qū)。（凹凸的題目和面試)28、畫(huà)p-bulｋ的ｎmos截面圖。(凹凸的題目和面試)2９、寫(xiě)scｈｅmatiｃnｏte（?),越多越好。（凹凸的題目和面試）3０、寄生效應(yīng)在iｃ設(shè)計(jì)中如何加以克服和運(yùn)用。（未知)31、太底層的ＭＯS管物理特性感覺(jué)一般不大會(huì)作為筆試面試題,由于全是微電子物理,公式推導(dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件:Cａdenｃe，Ｓynopsys,Ａｖanｔ，ＵNＩX當(dāng)然也要大約會(huì)操作。3２、uｎiｘ命令ｃp-r,ｒm,unａme。（揚(yáng)智電子筆試）＿＿_(dá)____＿_(dá)＿＿_(dá)____________＿_(dá)_______＿_(dá)_＿＿＿_(dá)_＿_(dá)_＿_(dá)_＿＿_(dá)__＿_(dá)_＿_(dá)_＿_(dá)三、單片機(jī)、ＭCＵ、計(jì)算機(jī)原理1、簡(jiǎn)樸描述一個(gè)單片機(jī)系統(tǒng)的重要組成模塊,并說(shuō)明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。（仕蘭微面試題目)2、畫(huà)出８０31與2７1６（2Ｋ*8ＲOM)的連線圖，規(guī)定采用三-八譯碼器，8031的P2.５，Ｐ2.4和P2.３參與譯碼,基本地址范圍為3000H－３FFＦH。該2716有沒(méi)有重疊地址？根據(jù)是什么?若有,則寫(xiě)出每片2716的重疊地址范圍。（仕蘭微面試題目)3、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤(pán)加驅(qū)動(dòng)八個(gè)數(shù)碼管（共陽(yáng)）的原理圖。(仕蘭微面試題目）4、PCI總線的含義是什么?ＰCI總線的重要特點(diǎn)是什么?（仕蘭微面試題目）5、中斷的概念?簡(jiǎn)述中斷的過(guò)程。（仕蘭微面試題目）６、如單片機(jī)中斷幾個(gè)／類(lèi)型，編中斷程序注意什么問(wèn)題；（未知)7、要用一個(gè)開(kāi)環(huán)脈沖調(diào)速系統(tǒng)來(lái)控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8０51完畢。簡(jiǎn)樸原理如下：由P３．4輸出脈沖的占空比來(lái)控制轉(zhuǎn)速，占空比越大,轉(zhuǎn)速越快；而占空比由K７-Ｋ０八個(gè)開(kāi)關(guān)來(lái)設(shè)立,直接與P1口相連(開(kāi)關(guān)撥到下方時(shí)為＂0＂,撥到上方時(shí)為"１",組成一個(gè)八位二進(jìn)制數(shù)N），規(guī)定占空比為N/2５6。(仕蘭微面試題目）下面程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能,請(qǐng)將空余部分添完整。ＭOVP1，#0FFHLＯＯＰ1：MOVＲ4,＃0FFH8、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，一方面要檢查什么？（東信筆試題）９、ＷｈaｔｉsPCＣhiｐｓeｔ?(揚(yáng)智電子筆試）芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類(lèi)型和主頻、內(nèi)存的類(lèi)型和最大容量IＳA/PCI/AＧP插槽、EＣC糾錯(cuò)等支持。南橋芯片則提供對(duì)ＫBC（鍵盤(pán)控制器)、RＴＣ（實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、Ｕl(shuí)tｒaDMＡ／33（6６）ＥIDE數(shù)據(jù)傳輸方式和ＡCPI(高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用,也稱(chēng)為主橋(HｏstBridge)。３ｋｍ-j９f9C＆J!}除了最通用的南北橋結(jié)構(gòu)外,目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Inteｌ的8ｘx系列芯片組就是這類(lèi)芯片組的代表，它將一些子系統(tǒng)如IＤE接口、音效、ＭOＤEM和USB直接接入主芯片,可以提供比PＣI總線寬一倍的帶寬,達(dá)成了2６６MB/s。10、假如簡(jiǎn)歷上還說(shuō)做過(guò)cｐｕ之類(lèi),就會(huì)問(wèn)到諸如cpu如何工作,流水線之類(lèi)的問(wèn)題。（未知）11、計(jì)算機(jī)的基本組成部分及其各自的作用。(東信筆試題)１２、請(qǐng)畫(huà)出微機(jī)接口電路中,典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。(漢王筆試）１3、ｃache的重要部分什么的。（威盛ＶＩA２0２3.11.0６上海筆試試題）14、同步異步傳輸?shù)牟町悾ㄎ粗?5、串行通信與同步通信異同,特點(diǎn),比較。(華為面試題）1６、RS23２c高電平脈沖相應(yīng)的TTL邏輯是?(負(fù)邏輯？）(華為面試題四、信號(hào)與系統(tǒng)1、的話音頻率一般為300～３４00HZ，若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為多大？若采用8KＨZ的采樣頻率，并采用8bit的PCM編碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多大？（仕蘭微面試題目）2、什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)。(華為面試題)３、假如模擬信號(hào)的帶寬為5khz,要用8Ｋ的采樣率,怎么辦？luｃeｎｔ)兩路？4、信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系。（華為面試題5、給出時(shí)域信號(hào),求其直流分量。(未知)6、給出一時(shí)域信號(hào),規(guī)定(１）寫(xiě)出頻率分量，(2）寫(xiě)出其傅立葉變換級(jí)數(shù)；(3）當(dāng)波形通過(guò)低通濾波器濾掉高次諧波而只保存一次諧波時(shí),畫(huà)出濾波后的輸出波形。(未知)7、sketcｈ連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖）的傅立葉變換。（Iｎfineｏｎ筆試試題)8、拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。（新太硬件面題)五、ＤＳP、嵌入式、軟件等1、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)解決系統(tǒng)，并做簡(jiǎn)要的分析；假如沒(méi)有,也可以自己設(shè)計(jì)一個(gè)簡(jiǎn)樸的數(shù)字信號(hào)解決系統(tǒng)，并描述其功能及用途。（仕蘭微面試題目）2、數(shù)字濾波器的分類(lèi)和結(jié)構(gòu)特點(diǎn)。（仕蘭微面試題目）3、ＩＩR,FＩR濾波器的異同。（新太硬件面題)4、拉氏變換與Z變換公式等類(lèi)似東西,隨便翻翻書(shū)把如.h（n)=-a*h(ｎ－１)ｂ*δ(n)a.求h（ｎ）的z變換;b．問(wèn)該系統(tǒng)是否為穩(wěn)定系統(tǒng)；c．寫(xiě)出FＩR數(shù)字濾波器的差分方程;(未知）5、DＳP和通用解決器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種ＤＳP結(jié)構(gòu)圖。(信威dsｐ軟件面試題)6、說(shuō)說(shuō)定點(diǎn)ＤSＰ和浮點(diǎn)DSP的定義(或者說(shuō)出他們的區(qū)別）(信威ｄｓｐ軟件面試題）7、說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫猓?信威ｄsp軟件面試題）8、請(qǐng)寫(xiě)出【－8,7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表達(dá)出0.5和－0．5．(信威dｓp軟件面試題)9、ＤSＰ的結(jié)構(gòu)(哈佛結(jié)構(gòu)）;(未知)10、嵌入式解決器類(lèi)型(如AＲM),操作系統(tǒng)種類(lèi)(Vxworks，ｕcｏs,winCE,lｉnux)，操作系統(tǒng)方面偏ＣS方向了,在CS篇里面講了;（未知）11、有一個(gè)LＤO芯片將用于對(duì)手機(jī)供電,需要你對(duì)他進(jìn)行評(píng)估,你將如何設(shè)計(jì)你的測(cè)試項(xiàng)目?1２、某程序在一個(gè)嵌入式系統(tǒng)(200MＣPU，50MSDRAM)中已經(jīng)最優(yōu)化了，換到零一個(gè)系統(tǒng)(３00MＣPU，50MSDRＡM)中是否還需要優(yōu)化?（Intel）１3、請(qǐng)簡(jiǎn)要描述ＨUFFMAN編碼的基本原理及其基本的實(shí)現(xiàn)方法。(仕蘭微面試題目）14、說(shuō)出OＳI七層網(wǎng)絡(luò)協(xié)議中的四層（任意四層)。（仕蘭微面試題目）15、A）(仕蘭微面試題目）#includevoidｔesｔf(iｎｔ*p)*p=1;ｍain（)int*n,m［２];ｎ=m;m[0]=1;m［1]=８;ｔeｓtf(n)；hiall．coｍ．cｎ３K&p:Ｎ:Y１spｒintf("Datavａlｕeｉs%d＂，*n);B)＃includevｏｉdtestf(int＊*p){*p=１；maiｎ(){iｎt*ｎ,m[２];n=m;m[0］=1;m［1］＝8;ｔestf（&n)；prinｔf（Dａt(yī)avａlueis%ｄ",＊n）;下面的結(jié)果是程序A還是程序B的？Datavａｌueis8那么另一段程序的結(jié)果是什么?16、那種排序方法最快?（華為面試題）17、寫(xiě)出兩個(gè)排序算法，問(wèn)哪個(gè)好?（威盛）１8、編一個(gè)簡(jiǎn)樸的求n！的程序。（Infｉnｅon筆試試題)19、用一種編程語(yǔ)言寫(xiě)n!的算法。（威盛VIA２023.11.０６上海筆試試題)2０、用C語(yǔ)言寫(xiě)一個(gè)遞歸算法求N！;（華為面試題)21、給一個(gè)C的函數(shù),關(guān)于字符串和數(shù)組,找犯錯(cuò)誤；(華為面試題)2２、防火墻是怎么實(shí)現(xiàn)的?(華為面試題)23、你對(duì)哪方面編程熟悉?（華為面試題)2４、冒泡排序的原理。（新太硬件面題)25、操作系統(tǒng)的功能。(新太硬件面題）26、學(xué)過(guò)的計(jì)算