數(shù)字電子技術(shù)基礎(chǔ)-第8章-可編程邏輯器件與VHDL語(yǔ)言

第八章可編程邏輯器件與VHDL語(yǔ)言第一節(jié)可編程邏輯器件概述一、可編程邏輯器件的發(fā)展歷史二、可編程邏輯器件的分類(lèi)（一）按集成度分類(lèi)1．低密度可編程邏輯器件LDPLD（LowDensityPLD）2．高密度可編程邏輯器件HDPLD（HighDensityPLD）(二)按基本結(jié)構(gòu)分類(lèi)

(三)按編程工藝分類(lèi)1．熔絲（Fuse）或反熔絲（Anti-Fuse）編程工藝的器件2．UVEPROM編程工藝的器件3．EEPROM編程工藝的器件4．FLASH（閃速存儲(chǔ)器）編程工藝的器件5．SRAM編程工藝的器件(四)按照制造工藝，還可分為雙極型和MOS型(五)其它分類(lèi)方法三、可編程邏輯器件中信號(hào)連接關(guān)系的表示和門(mén)電路的慣用畫(huà)法四、與-或陣列圖第二節(jié)可編程邏輯器件一、PROM器件PROM器件的結(jié)構(gòu)和使用方法在第七章中已詳細(xì)講述，此處不再贅述。PROM的與陣列固定，與陣列輸出的乘積項(xiàng)全部是最小項(xiàng)，或陣列可編程。用PROM實(shí)現(xiàn)組合邏輯函數(shù)時(shí)不用化簡(jiǎn)，直接應(yīng)用最小項(xiàng)表達(dá)式即可例8-1

用適當(dāng)容量的PROM實(shí)現(xiàn)兩位二進(jìn)制數(shù)快速乘法器，要求畫(huà)出與-或陣列圖。二、可編程邏輯陣列PLA器件四、高密度可編程邏輯器件（HDPLD）（一）現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）（二）復(fù)雜可編程邏輯器件（CPLD）第三節(jié)硬件描述語(yǔ)言VHDL的基本語(yǔ)法一、硬件描述語(yǔ)言概述硬件描述語(yǔ)言（HardwareDescriptionLanguage，HDL）是硬件設(shè)計(jì)者和電子設(shè)計(jì)自動(dòng)化（ElectronicDesignAutomation，EDA）工具之間的界面。設(shè)計(jì)者使用HDL來(lái)描述自己的設(shè)計(jì)方案（或設(shè)計(jì)要求、設(shè)計(jì)意圖），并把這個(gè)描述告訴EDA工具，最后在EDA工具的幫助下進(jìn)行詳細(xì)設(shè)計(jì)和驗(yàn)證。EDA工具主要包括模擬（仿真）軟件和綜合軟件。行為描述文件和輸入信號(hào)激勵(lì)作為模擬（仿真）軟件的輸入，待模擬（仿真）軟件處理后，得到輸出信號(hào)的波形圖。行為描述文件和約束條件文件作為綜合軟件的輸入，待綜合軟件處理后，得到網(wǎng)表和報(bào)告文件。（一）成為IEEE標(biāo)準(zhǔn)的兩種HDL

1．VHDL2．Verilog-HDL

（二）VHDL簡(jiǎn)介1．描述2．模擬的模型3．綜合的模型（三）VHDL語(yǔ)言的特點(diǎn)1．象漢語(yǔ)、英語(yǔ)一樣是一種高級(jí)語(yǔ)言，只不過(guò)在語(yǔ)法、詞匯方面要簡(jiǎn)單得多，專(zhuān)用于描述硬件。2．可讀性好。因?yàn)槭歉呒?jí)語(yǔ)言，比邏輯符號(hào)圖更易理解。3．VHDL語(yǔ)言本身生命周期長(zhǎng)。因?yàn)榕c工藝無(wú)關(guān)，不會(huì)因工藝的過(guò)時(shí)而使電路描述過(guò)時(shí)。4．支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。5．VHDL已成為標(biāo)準(zhǔn)，得到眾多EDA公司的支持，可適用于多種工作平臺(tái)。而其它輸入方式與特定環(huán)境有關(guān)，不能重復(fù)使用。（四）學(xué)習(xí)VHDL語(yǔ)言應(yīng)注意的幾個(gè)問(wèn)題1．了解VHDL語(yǔ)言模擬器是如何模擬代碼的過(guò)程有助于弄清一些VHDL語(yǔ)句的語(yǔ)義，而對(duì)語(yǔ)義有一個(gè)清楚地理解可使你能夠精練準(zhǔn)確地進(jìn)行VHDL代碼編寫(xiě)。目前常用的VHDL模擬軟件有ActiveHDL和Modelsim。2．VHDL語(yǔ)言的有些構(gòu)造，較多的是專(zhuān)用于模擬和驗(yàn)證而不是綜合，綜合軟件也許會(huì)忽略掉這樣的構(gòu)造和規(guī)則。VHDL是基于模擬的語(yǔ)言，它所提供的行為描述的一切方便手段實(shí)際上都是為建立模擬模型的。3．用于模擬的模型和用于綜合的模型有差別。4．為綜合而寫(xiě)的代碼可以進(jìn)行模擬，但不是所有為模擬而寫(xiě)的代碼可以用來(lái)綜合。5．應(yīng)大致了解綜合軟件的工作原理。目前常用的綜合軟件有Synplicity公司的Synplify

和SynplifyPro軟件，Synopsys公司的FPGAExpress軟件，Mentor公司的LeonardoSpectrum軟件，Xilinx公司的XST(XilinxSynthesisTechnology)軟件。6．將VHDL和CPLD、FPGA的學(xué)習(xí)結(jié)合起來(lái)。7．應(yīng)基本熟悉CPLD、FPGA器件的邏輯資源。二、基本的VHDL模型第五節(jié)基本硬件電路模塊的VHDL模型一、二輸入與門(mén)的VHDL描述ENTITYand2_gateISPORT(a,b:INBit;y:OUTBit);ENDand2_gate;ARCHITECTUREbasicOFand2_gateISBEGINPROCESS(a,b)BEGINy<=aANDb;ENDPROCESSand2_behavior;ENDbasic;QuartusⅡ5.0軟件使用簡(jiǎn)介一、使用工程向?qū)Ы⒐こ潭?、建立設(shè)計(jì)文件三、綜合點(diǎn)擊Pro