項(xiàng)目8 組合邏輯電路-lm

項(xiàng)目8組合邏輯電路

組合邏輯電路 由若干個(gè)邏輯門(mén)組成的具有一組輸入和一組輸出的非記憶性邏輯電路，輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中無(wú)反饋環(huán)路（無(wú)記憶）。10.1組合邏輯電路的分析特點(diǎn) 輸入輸出間沒(méi)有反饋回路 電路中不含記憶原件 電路任何時(shí)刻的輸出僅取決與該時(shí)刻10.1組合邏輯電路的分析步驟邏輯圖邏輯表達(dá)式

1

1最簡(jiǎn)與或表達(dá)式化簡(jiǎn)

2

2從輸入到輸出逐級(jí)寫(xiě)出最簡(jiǎn)與或表達(dá)式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過(guò)。

4真值表電路功能描述例：用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達(dá)式

3最簡(jiǎn)與或表達(dá)式化簡(jiǎn)

4

5邏輯變換（如與非門(mén)設(shè)計(jì)）邏輯電路圖

3化簡(jiǎn)

4

510.2組合邏輯電路部件組合邏輯部件是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片。常用的組合邏輯部件有加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。10.2.1編碼器實(shí)現(xiàn)編碼操作的電路稱為編碼器。3位二進(jìn)制編碼器輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖8421碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖3位二進(jìn)制優(yōu)先編碼器

在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。真值表邏輯表達(dá)式邏輯圖8線-3線優(yōu)先編碼器10.2.2譯碼器

把代碼狀態(tài)的特定含義翻譯出來(lái)的過(guò)程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。二進(jìn)制譯碼器是把二進(jìn)制代碼的所有組合狀態(tài)都翻譯出來(lái)，設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，每個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。

二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。二進(jìn)制譯碼器3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門(mén)組成的陣列二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。8421碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二-十進(jìn)制譯碼器。真值表邏輯表達(dá)式邏輯圖顯示譯碼器數(shù)碼顯示器用來(lái)驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來(lái)的電路，稱為顯示譯碼器，由譯碼器和驅(qū)動(dòng)器集中在一塊芯片上。b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極顯示譯碼器真值表真值表僅適用于共陰極LED10.2.44選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪一路輸出。邏輯圖加法器半加器和全加器的運(yùn)算邏輯

半加器全加器集成多位加法器芯片

串行進(jìn)位加法運(yùn)算超前進(jìn)位集成4位加法器74LS283

全加器的應(yīng)用分為不考慮低位來(lái)的進(jìn)位和考慮低位進(jìn)位兩種情況半加器全加器兩個(gè)1位二進(jìn)制數(shù)相加的過(guò)程不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的邏輯運(yùn)算

半加器的真值表邏輯表達(dá)式邏輯圖1000C011110101000SBA半加器的真值表C=AB

1.半加器（HalfAdder）半加器和全加器1110111010011100101001110100110010100000CiSiCi-1BiAi全加器真值表

全加器進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)的相加2.全加器（FullAdder）邏輯圖全加器邏輯圖與實(shí)現(xiàn)電路實(shí)現(xiàn)電路兩個(gè)半加器構(gòu)成一個(gè)全加器11011001+011010011兩個(gè)二進(jìn)制數(shù)相加時(shí)，也分為不考慮低位來(lái)的進(jìn)位和考慮低位進(jìn)位兩種情況。同時(shí)必須考慮各個(gè)位的進(jìn)位兩個(gè)4位二進(jìn)制數(shù)相加的過(guò)程集成多位加法器芯片

1.串行進(jìn)位加法器----采用四個(gè)1位全加器組成在電路上如何實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相加？

A3A2A1A0+B3B2B1B0低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行

串行進(jìn)位加法器運(yùn)算速度不高。

進(jìn)位輸入是由專門(mén)的“進(jìn)位邏輯門(mén)”來(lái)提供超前進(jìn)位加法器使每位的進(jìn)位直接由加數(shù)和被加數(shù)產(chǎn)生，而無(wú)需等待低位的進(jìn)位信號(hào)2.超前進(jìn)位加法原理該門(mén)綜合所有低位的加數(shù)、被加數(shù)及最低位進(jìn)位輸入定義兩個(gè)中間變量Gi和Pi：

Si=

Ki

⊕

Ci-1

Ci=

Gi＋PiCi-1

Gi=

AiBiPi=Ai＋Bi

……產(chǎn)生變量

……傳輸變量

注意進(jìn)位信號(hào)的產(chǎn)生……中間變量

Ki=

GiPi=Ai⊕Bi

Si=

Ki

⊕Ci-1

Ci=

Gi＋PiCi-1

S0=K0⊕C-1

=A0⊕B0⊕

C-1

本位和信號(hào)的產(chǎn)生S1=K1⊕C0

=A1⊕B1⊕

C0

S2=K2⊕C1

=A2⊕B2⊕

C1

S3=K3⊕C2

=A3⊕B3⊕

C2

Si=

Ki

⊕Ci-1

Ci=

Gi＋PiCi-1

C0=G0+P0C-1

C1=G1+P1C0=G1+P1G0+P1P0C-1

C2=G2+P2C1=G2+P2G1+P2

P1G0+P2

P1P0C-1

C3=G3+P3C2=G3+P3G2+P3

P2G1+P3P2P1G0

+P3P2